NXP MCF5441X Reference guide

MCF5441x Reference Manual, Rev 5, 05/2018

NXP Semiconductors i

MCF5441x Reference Manual

Devices Supported:

MCF54410

MCF54415

MCF54416

MCF54417

MCF54418

Document Number:MCF54418RM

Rev. 5, 05/2018

MCF5441x Reference Manual, Rev 5, 05/2018

ii NXP Semiconductors

NXP Semiconductors iii

About This Book ............................................................................................ xxxvii

Audience ................................................................................................ xxxvii

Suggested Reading ................................................................................ xxxvii

General Information ................................................................................ xxxvii

ColdFire Documentation ........................................................................ xxxviii

Conventions .......................................................................................... xxxviii

Register Figure Conventions ...................................................................xxxix

Chapter 1

Overview

1.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1

1.2 MCF5441x Family Comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-2

1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4

1.4 Operating Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5

1.5 Packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5

1.6 Chip Level Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5

1.7 Module-by-Module Feature List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6

1.7.1 Version 4 ColdFire Variable-Length RISC Processor . . . . . . . . . . . . . . . . . . . . 1-6

1.7.2 On-chip Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6

1.7.3 Phase Locked Loop (PLL) and Crystal Oscillator . . . . . . . . . . . . . . . . . . . . . . . 1-6

1.7.4 Power Management. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7

1.7.5 Chip Configuration Module (CCM). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7

1.7.6 Reset Controller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7

1.7.7 System Control Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7

1.7.8 Crossbar Switch. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7

1.7.9 Universal Serial Bus (USB) Host Controller. . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8

1.7.10 Universal Serial Bus (USB) 2.0 On-The-Go (OTG) Controller. . . . . . . . . . . . . . 1-8

1.7.11 DDR SDRAM Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8

1.7.12 FlexBus (External Interface) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9

1.7.13 Ethernet Assembly. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9

1.7.14 Cryptography Acceleration Unit (CAU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10

1.7.15 Random Number Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10

1.7.16 Secure Digital Host Controller (SDHC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10

1.7.17 Subscriber Identity Module (SIM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10

1.7.18 Synchronous Serial Interfaces (SSI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10

1.7.19 FlexCAN Modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-11

1.7.20 Analog-Digital Converters (ADC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-11

1.7.21 Digital-Analog Converters (DAC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-11

iv NXP Semiconductors

1.7.22 NAND Flash Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-11

1.7.23 1-Wire Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12

1.7.24 Robust Real Time Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12

1.7.25 Programmable Interrupt Timers (PIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12

1.7.26 DMA Timers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-13

1.7.27 DMA Serial Peripheral Interfaces (DSPI). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-13

1.7.28 Motor Control Pulse Width Modulation (mcPWM) Module . . . . . . . . . . . . . . . 1-13

1.7.29 Universal Asynchronous Receiver Transmitters (UARTs). . . . . . . . . . . . . . . . 1-13

1.7.30 I2C Modules. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14

1.7.31 Interrupt Controllers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14

1.7.32 Edge Port Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14

1.7.33 DMA Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14

1.7.34 Rapid GPIO Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-15

1.7.35 General Purpose I/O Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-15

1.7.36 System Debug Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-15

1.7.37 JTAG Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-15

1.8 Memory Map Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-16

1.8.1 Internal Peripheral Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17

1.9 Documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-19

Chapter 2

Signal Descriptions

2.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1

2.2 Signal Properties Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1

2.3 Signal Primary Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-11

2.3.1 Reset Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-11

2.3.2 PLL and Clock Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-11

2.3.3 Mode Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-12

2.3.4 Enhanced Secure Digital Host Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-12

2.3.5 SmartCard Interface Ports. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-12

2.3.6 FlexBus Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13

2.3.7 SDRAM Controller Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13

2.3.8 Serial Boot Facility Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14

2.3.9 External Interrupt Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14

2.3.10 DMA Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15

2.3.11 Ethernet Controllers (MACNET0–1) Signals . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15

2.3.12 NAND Flash Controller Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-16

2.3.13 Analog-to-Digital Converter Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-16

2.3.14 Digital-to-Analog Converter Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-16

2.3.15 Rapid GPIO Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-16

2.3.16 1-Wire Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-17

2.3.17 PWM I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-17

NXP Semiconductors v

2.3.18 FlexCAN Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-17

2.3.19 I2C I/O Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18

2.3.20 DMA Serial Peripheral Interface (DSPI) Signals . . . . . . . . . . . . . . . . . . . . . . . 2-18

2.3.21 Synchronous Serial Interface (SSI) Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . 2-19

2.3.22 Universal Serial Bus (USB) Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-19

2.3.23 UART Module Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-20

2.3.24 DMA Timer Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-20

2.3.25 Debug Support Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-20

2.3.26 Test Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-22

2.3.27 Power and Ground Pins. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-22

2.4 External Boot Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-23

Chapter 3

ColdFire Core

3.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1

3.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1

3.2 Memory Map/Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4

3.2.1 Data Registers (D0–D7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6

3.2.2 Address Registers (A0–A6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7

3.2.3 Supervisor/User Stack Pointers (A7 and OTHER_A7) . . . . . . . . . . . . . . . . . . . 3-7

3.2.4 Condition Code Register (CCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-8

3.2.5 Program Counter (PC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-9

3.2.6 Cache Programming Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-9

3.2.7 MMU Programming Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-9

3.2.8 Vector Base Register (VBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-9

3.2.9 Status Register (SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-10

3.2.10 Memory Base Address Register (RAMBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . 3-11

3.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-11

3.3.1 Version 4 ColdFire Microarchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-11

3.3.2 Instruction Set Architecture (ISA_C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-13

3.3.3 Exception Processing Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-14

3.3.4 Processor Exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-17

3.3.5 Instruction Execution Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-26

Chapter 4

Memory Management Unit (MMU)

4.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1

4.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1

4.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2

4.2 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3

4.2.1 Address Space ID (ASID) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4

4.2.2 MMU Base Address Register (MMUBAR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4

vi NXP Semiconductors

4.2.3 MMU Control Register (MMUCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5

4.2.4 MMU Operation Register (MMUOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6

4.2.5 MMU Status Register (MMUSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7

4.2.6 MMU Fault, Test, or TLB Address Register (MMUAR) . . . . . . . . . . . . . . . . . . . 4-8

4.2.7 MMU Read/Write Tag Entry Registers (MMUTR) . . . . . . . . . . . . . . . . . . . . . . . 4-9

4.2.8 MMU Read/Write Data Entry Register (MMUDR) . . . . . . . . . . . . . . . . . . . . . . 4-10

4.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-11

4.3.1 Virtual Memory Management Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12

4.3.2 Debugging in a Virtual Environment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-16

4.3.3 Virtual Memory Architecture Processor Support . . . . . . . . . . . . . . . . . . . . . . . 4-16

4.3.4 Effective Address Attribute Determination. . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-18

4.3.5 MMU Functionality. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-19

4.3.6 MMU TLB. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-19

4.3.7 MMU Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-19

4.3.8 MMU Implementation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-21

4.3.9 MMU Instructions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-24

Chapter 5

Enhanced Multiply-Accumulate Unit (EMAC)

5.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1

5.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1

5.2 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3

5.2.1 MAC Status Register (MACSR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3

5.2.2 Mask Register (MASK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5

5.2.3 Accumulator Registers (ACC0–3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7

5.2.4 Accumulator Extension Registers (ACCext01, ACCext23) . . . . . . . . . . . . . . . . 5-7

5.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8

5.3.1 Fractional Operation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10

5.3.2 EMAC Instruction Set Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-12

5.3.3 EMAC Instruction Execution Times . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-13

5.3.4 Data Representation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-14

5.3.5 MAC Opcodes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-14

Chapter 6

Cache

6.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1

6.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1

6.1.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1

6.2 Cache Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2

6.2.1 Cache Line States: Invalid, Valid-Unmodified, and Valid-Modified . . . . . . . . . . 6-3

6.2.2 The Cache at Start-Up. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3

6.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5

NXP Semiconductors vii

6.3.1 Cache Control Register (CACR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5

6.3.2 Access Control Registers (ACRn) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-8

6.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-9

6.4.1 Caching Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-12

6.4.2 Cache Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-14

6.4.3 Cache Coherency (Data Cache Only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-16

6.4.4 Memory Accesses for Cache Maintenance . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-16

6.4.5 Cache Locking. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-17

6.4.6 Cache Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-19

6.4.7 Cache Operation Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-21

6.4.8 CPUSHL Enhancements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-26

6.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-27

Chapter 7

Static RAM (SRAM)

7.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1

7.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1

7.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1

7.2 Memory Map/Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-2

7.2.1 SRAM Base Address Register (RAMBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-2

7.3 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-4

7.3.1 SRAM Initialization Code. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-4

7.3.2 Power Management. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-5

Chapter 8

Clock Module

8.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1

8.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3

8.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3

8.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-4

8.2 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-6

8.2.1 PLL Control Register (PLL_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-6

8.2.2 PLL Divider Register (PLL_DR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-8

8.2.3 PLL Status Register (PLL_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-9

8.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-10

8.3.1 PLL Frequency Multiplication Factor Select . . . . . . . . . . . . . . . . . . . . . . . . . . 8-10

8.3.2 PLL Frequency Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-11

8.3.3 Lock Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-11

8.3.4 Loss-of-Lock Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-12

8.3.5 Loss-of-Clock Detection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-12

8.3.6 System Clock Modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-13

8.3.7 Clock Operation During Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-13

viii NXP Semiconductors

Chapter 9

Power Management

9.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1

9.1.1 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1

9.2 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1

9.2.1 Wake-up Control Register (WCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2

9.2.2 Peripheral Power Management Set Registers (PPMSR0, PPMSR1) . . . . . . . . 9-3

9.2.3 Peripheral Power Management Clear Register (PPMCR0, PPMCR1) . . . . . . . 9-4

9.2.4 Peripheral Power Management Registers (PPMHR{1,0}, PPMLR{1,0}) . . . . . . 9-5

9.2.5 Low-Power Control Register (LPCR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-9

9.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-9

9.3.1 Peripheral Shut Down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-10

9.3.2 Limp mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-10

9.3.3 Low-Power Modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-10

9.3.4 Peripheral Behavior in Low-Power Modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-11

9.3.5 Summary of Peripheral State During Low-power Modes. . . . . . . . . . . . . . . . . 9-19

Chapter 10

Chip Configuration Module (CCM)

10.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1

10.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1

10.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1

10.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1

10.2 External Signal Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-2

10.2.1 BOOTMOD[1:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-2

10.2.2 FB_AD[7:0] (Reset Configuration Override) . . . . . . . . . . . . . . . . . . . . . . . . . . 10-2

10.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-2

10.3.1 Chip Configuration Register (CCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3

10.3.2 Reset Configuration Register (RCON). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4

10.3.3 Chip Identification Register (CIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5

10.3.4 Miscellaneous Control Register (MISCCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5

10.3.5 Clock-Divider Register High (CDRH). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-7

10.3.6 Clock-Divider Register Low (CDRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-8

10.3.7 USB On-the-Go Controller Status Register (UOCSR). . . . . . . . . . . . . . . . . . . 10-8

10.3.8 USB Host Controller Status Register (UHCSR). . . . . . . . . . . . . . . . . . . . . . . 10-10

10.3.9 Miscellaneous Control Register 3 (MISCCR3) . . . . . . . . . . . . . . . . . . . . . . . 10-11

10.3.10 Miscellaneous Control Register 2 (MISCCR2) . . . . . . . . . . . . . . . . . . . . . . . 10-11

10.3.11 ADC Trigger Select Register (ADCTSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-13

10.3.12 DAC Trigger Select Register (DACTSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-14

10.3.13 FlexBus/NAND Flash Arbiter Control Register (FNACR) . . . . . . . . . . . . . . . 10-15

10.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-15

10.4.1 Reset Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-15

NXP Semiconductors ix

10.4.2 Boot Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-18

10.4.3 Low Power Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-19

Chapter 11

Serial Boot Facility (SBF)

11.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1

11.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1

11.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-2

11.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-2

11.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-2

11.3.1 Serial Boot Facility Status Register (SBFSR) . . . . . . . . . . . . . . . . . . . . . . . . . 11-3

11.3.2 Serial Boot Facility Control Register (SBFCR) . . . . . . . . . . . . . . . . . . . . . . . . 11-3

11.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4

11.4.1 Serial Initialization and Shift Clock Frequency Adjustment . . . . . . . . . . . . . . . 11-4

11.4.2 Reset Configuration and Optional Boot Load . . . . . . . . . . . . . . . . . . . . . . . . . 11-5

11.4.3 Execution Transfer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5

11.5 Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6

11.5.1 SPI Memory Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6

11.5.2 FAST_READ Feature Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-7

Chapter 12

Reset Controller Module

12.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-1

12.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-1

12.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-1

12.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-2

12.2.1 RESET. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-2

12.2.2 RSTOUT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-2

12.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-2

12.3.1 Reset Control Register (RCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3

12.3.2 Reset Status Register (RSR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3

12.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4

12.4.1 Reset Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4

12.4.2 Reset Control Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-5

Chapter 13

System Control Module (SCM)

13.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1

13.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1

13.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1

13.2 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1

x NXP Semiconductors

13.2.1 Core Watchdog Control Register (CWCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-2

13.2.2 Core Watchdog Service Register (CWSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3

13.2.3 SCM Interrupt Status Register (SCMISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-4

13.2.4 Burst Configuration Register (BCR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-5

13.2.5 Core Fault Address Register (CFADR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-5

13.2.6 Core Fault Interrupt Enable Register (CFIER). . . . . . . . . . . . . . . . . . . . . . . . . 13-6

13.2.7 Core Fault Location Register (CFLOC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6

13.2.8 Core Fault Attributes Register (CFATR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-7

13.2.9 Core Fault Data Register (CFDTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-7

13.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-8

13.3.1 Core Watchdog Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-8

13.3.2 Core Data Fault Recovery Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-9

Chapter 14

Crossbar Switch (XBS)

14.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-1

14.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-4

14.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-4

14.4 Memory Map / Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-4

14.4.1 XBS Priority Registers (XBS_PRSn) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-5

14.4.2 XBS Control Registers (XBS_CRSn). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-7

14.5 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-8

14.5.1 Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-8

14.6 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-9

Chapter 15

Pin-Multiplexing and Control

15.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-1

15.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-2

15.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-3

15.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-3

15.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-12

15.3.1 Port Output Data Registers (PODR_x) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-14

15.3.2 Port Data Direction Registers (PDDR_x). . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-15

15.3.3 Port Pin Data/Set Data Registers (PPDSDR_x) . . . . . . . . . . . . . . . . . . . . . . 15-15

15.3.4 Port Clear Output Data Registers (PCLRR_x). . . . . . . . . . . . . . . . . . . . . . . . 15-16

15.3.5 Pull Control Registers (PCR_x) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-17

15.3.6 Pin Assignment Registers (PAR_x). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-17

15.3.7 SDRAM Mode Select Control Registers (MSCR_SDRAMC) . . . . . . . . . . . . 15-24

15.3.8 Slew Rate Control Registers (SRCR_x) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-25

15.3.9 UART RTS and CTS Polarity Control Register (URTS_POL & UCTS_POL) 15-29

15.3.10 UART Transmitter & Receiver Wired-Or Mode Control Registers (UTXD_WOM &

NXP Semiconductors xi

URXD_WOM)15-29

15.4 Hysteresis Control Registers (HCR0–1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-30

15.5 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-31

15.5.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-31

15.5.2 Port Digital I/O Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-31

15.6 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-32

Chapter 16

Rapid GPIO (RGPIO)

16.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-1

16.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-1

16.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-2

16.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-3

16.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-3

16.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-3

16.2.2 Detailed Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-3

16.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-4

16.3.1 RGPIO Base Address Register (RGPIOBAR). . . . . . . . . . . . . . . . . . . . . . . . . 16-5

16.3.2 RGPIO Data Direction (RGPIO_DIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-5

16.3.3 RGPIO Data (RGPIO_DATA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-6

16.3.4 RGPIO Pin Enable (RGPIO_ENB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-6

16.3.5 RGPIO Clear Data (RGPIO_CLR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-7

16.3.6 RGPIO Set Data (RGPIO_SET) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-7

16.3.7 RGPIO Toggle Data (RGPIO_TOG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-8

16.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-8

16.5 Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-8

16.6 Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-9

16.6.1 Application 1: Simple Square-Wave Generation . . . . . . . . . . . . . . . . . . . . . . . 16-9

16.6.2 Application 2: 16-bit Message Transmission using SPI Protocol. . . . . . . . . . 16-10

Chapter 17

Interrupt Controller Modules (INTC)

17.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-1

17.1.1 68 K/ColdFire Interrupt Architecture Overview . . . . . . . . . . . . . . . . . . . . . . . . 17-1

17.2 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-2

17.2.1 Interrupt Pending Registers (IPRHn, IPRLn). . . . . . . . . . . . . . . . . . . . . . . . . . 17-4

17.2.2 Interrupt Mask Register (IMRHn, IMRLn) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-5

17.2.3 Interrupt Force Registers (INTFRCHn, INTFRCLn). . . . . . . . . . . . . . . . . . . . . 17-7

17.2.4 Interrupt Configuration Register (ICONFIG) . . . . . . . . . . . . . . . . . . . . . . . . . . 17-8

17.2.5 Set Interrupt Mask Register (SIMRn). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-8

17.2.6 Clear Interrupt Mask Register (CIMRn) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-9

17.2.7 Current Level Mask Register (CLMASK). . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-10

xii NXP Semiconductors

17.2.8 Saved Level Mask Register (SLMASK). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-11

17.2.9 Interrupt Control Register (ICR0n, ICR1n, ICR2n (n = 00, 01, 02, ..., 63)) . . 17-12

17.2.10 Software and Level 1–7 IACK Registers (SWIACKn, L1IACKn–L7IACKn). . 17-19

17.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-20

17.3.1 Interrupt Controller Theory of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-20

17.3.2 Prioritization Between Interrupt Controllers . . . . . . . . . . . . . . . . . . . . . . . . . . 17-22

17.3.3 Low-Power Wake-up Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-22

17.4 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-23

17.4.1 Interrupt Service Routines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-23

Chapter 18

Edge Port Module (EPORT)

18.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-1

18.2 Low-Power Mode Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-2

18.3 Signal Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-2

18.4 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-2

18.4.1 EPORT Pin Assignment Register (EPPAR) . . . . . . . . . . . . . . . . . . . . . . . . . . 18-3

18.4.2 Edge Port Interrupt Enable Register (EPIER) . . . . . . . . . . . . . . . . . . . . . . . . . 18-4

18.4.3 Edge Port Flag Register (EPFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-4

Chapter 19

Enhanced Direct Memory Access (eDMA)

19.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-1

19.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-1

19.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-2

19.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-2

19.2.1 Normal Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-2

19.2.2 Debug Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-3

19.3 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-3

19.3.1 External Signal Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-3

19.4 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-4

19.4.1 eDMA Control Register (EDMA_CR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-5

19.4.2 eDMA Error Status Register (EDMA_ES) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-7

19.4.3 eDMA Enable Request Registers (EDMA_ERQH, EDMA_ERQL) . . . . . . . . 19-10

19.4.4 eDMA Enable Error Interrupt Registers (EDMA_EEIH, EDMA_EEIL). . . . . . 19-13

19.4.5 eDMA Set Enable Request Register (EDMA_SERQ) . . . . . . . . . . . . . . . . . . 19-14

19.4.6 eDMA Clear Enable Request Register (EDMA_CERQ) . . . . . . . . . . . . . . . . 19-15

19.4.7 eDMA Set Enable Error Interrupt Register (EDMA_SEEI) . . . . . . . . . . . . . . 19-16

19.4.8 eDMA Clear Enable Error Interrupt Register (EDMA_CEEI). . . . . . . . . . . . . 19-16

19.4.9 eDMA Clear Interrupt Request Register (EDMA_CINT) . . . . . . . . . . . . . . . . 19-17

19.4.10 eDMA Clear Error Register (EDMA_CERR) . . . . . . . . . . . . . . . . . . . . . . . . . 19-18

19.4.11 eDMA Set START Bit Register (EDMA_SSRT). . . . . . . . . . . . . . . . . . . . . . . 19-18

NXP Semiconductors xiii

19.4.12 eDMA Clear DONE Status Bit Register (EDMA_CDNE). . . . . . . . . . . . . . . . 19-19

19.4.13 eDMA Interrupt Request Registers (EDMA_INTH, EDMA_INTL) . . . . . . . . . 19-20

19.4.14 eDMA Error Registers (EDMA_ERRH, EDMA_ERRL) . . . . . . . . . . . . . . . . . 19-21

19.4.15 eDMA Hardware Request Status Registers (EDMA_HRSH, EDMA_HRSL) 19-22

19.4.16 eDMA Channel n Priority Registers (DCHPRIn) . . . . . . . . . . . . . . . . . . . . . . 19-23

19.4.17 Transfer Control Descriptors (TCDn). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-24

19.5 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-32

19.5.1 eDMA Microarchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-32

19.5.2 eDMA Basic Data Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-33

19.6 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-36

19.6.1 eDMA Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-36

19.6.2 DMA Programming Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-39

19.6.3 DMA Arbitration Mode Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-40

19.6.4 DMA Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-41

19.6.5 eDMA TCDn Status Monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-44

19.6.6 Channel Linking. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-46

19.6.7 Dynamic Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-47

Chapter 20

FlexBus

20.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-1

20.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-1

20.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-1

20.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-2

20.2 External Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-2

20.2.1 Address and Data Buses (FB_ADn) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-2

20.2.2 Chip Selects (FB_CS[5:0]). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-3

20.2.3 Byte Enables/Byte Write Enables (FB_BE/BWE[3:0]). . . . . . . . . . . . . . . . . . . 20-3

20.2.4 Output Enable (FB_OE

). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-3

20.2.5 Read/Write (FB_R/W) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-3

20.2.6 Address Latch Enable (FB_ALE). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-3

20.2.7 Transfer Size (FB_TSIZ[1:0]). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-4

20.2.8 Transfer Burst (FB_TBST). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-4

20.2.9 Transfer Acknowledge (FB_TA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-5

20.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-5

20.3.1 Chip-Select Address Registers (CSAR0 – CSAR5) . . . . . . . . . . . . . . . . . . . . 20-6

20.3.2 Chip-Select Mask Registers (CSMR0 – CSMR5) . . . . . . . . . . . . . . . . . . . . . . 20-6

20.3.3 Chip-Select Control Registers (CSCR0 – CSCR5) . . . . . . . . . . . . . . . . . . . . . 20-7

20.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-10

20.4.1 Chip-Select Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-10

20.4.2 Data Transfer Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-11

20.4.3 Data Byte Alignment and Physical Connections . . . . . . . . . . . . . . . . . . . . . . 20-12

xiv NXP Semiconductors

20.4.4 Address/Data Bus Multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-13

20.4.5 Bus Cycle Execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-13

20.4.6 FlexBus Timing Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-15

20.4.7 Burst Cycles. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-27

20.4.8 Misaligned Operands. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-35

20.4.9 Extended Transfer Start. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-35

20.4.10 Bus Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-36

Chapter 21

DDR SDRAM Memory Controller (DDRMC)

21.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-1

21.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-1

21.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-1

21.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-2

21.2.1 DDR2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-2

21.2.2 Low Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-2

21.3 Signal Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-3

21.3.1 Detailed Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-4

21.4 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-6

21.4.1 DDR Control Register 0 (DDR_CR00). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-9

21.4.2 DDR Control Register 1 (DDR_CR01). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-9

21.4.3 DDR Control Register 2 (DDR_CR02). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-10

21.4.4 DDR Control Register 3 (DDR_CR03). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-11

21.4.5 DDR Control Register 4 (DDR_CR04). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-12

21.4.6 DDR Control Register 5 (DDR_CR05). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-12

21.4.7 DDR Control Register 6 (DDR_CR06). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-13

21.4.8 DDR Control Register 7 (DDR_CR07). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-14

21.4.9 DDR Control Register 8 (DDR_CR08). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-15

21.4.10 DDR Control Register 9 (DDR_CR09). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-15

21.4.11 DDR Control Register 10 (DDR_CR10). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-16

21.4.12 DDR Control Register 11 (DDR_CR11). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-17

21.4.13 DDR Control Register 12 (DDR_CR12). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-18

21.4.14 DDR Control Register 13 (DDR_CR13). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-19

21.4.15 DDR Control Register 14 (DDR_CR14). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-20

21.4.16 DDR Control Register 15 (DDR_CR15). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-20

21.4.17 DDR Control Register 16 (DDR_CR16). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-21

21.4.18 DDR Control Register 17 (DDR_CR17). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-22

21.4.19 DDR Control Register 18 (DDR_CR18). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-23

21.4.20 DDR Control Register 19 (DDR_CR19). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-23

21.4.21 DDR Control Register 20 (DDR_CR20). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-24

21.4.22 DDR Control Register 21 (DDR_CR21). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-25

21.4.23 DDR Control Register 22 (DDR_CR22). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-26

NXP Semiconductors xv

21.4.24 DDR Control Register 23 (DDR_CR23). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-27

21.4.25 DDR Control Register 24 (DDR_CR24). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-28

21.4.26 DDR Control Register 25 (DDR_CR25). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-29

21.4.27 DDR Control Register 26 (DDR_CR26). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-29

21.4.28 DDR Control Register 27 (DDR_CR27). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-30

21.4.29 DDR Control Register 28 (DDR_CR28). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-30

21.4.30 DDR Control Register 29 (DDR_CR29). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-31

21.4.31 DDR Control Register 30 (DDR_CR30). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-32

21.4.32 DDR Control Register 31 (DDR_CR31). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-32

21.4.33 DDR Control Register 32 (DDR_CR32). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-33

21.4.34 DDR Control Register 33 (DDR_CR33). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-33

21.4.35 DDR Control Register 34 (DDR_CR34). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-34

21.4.36 DDR Control Register 35 (DDR_CR35). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-34

21.4.37 DDR Control Register 36 (DDR_CR36). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-35

21.4.38 DDR Control Register 37 (DDR_CR37). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-35

21.4.39 DDR Control Register 38 (DDR_CR38). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-35

21.4.40 DDR Control Register 39 (DDR_CR39). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-36

21.4.41 DDR Control Register 40 (DDR_CR40). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-36

21.4.42 DDR Control Register 41 (DDR_CR41). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-37

21.4.43 DDR Control Register 42 (DDR_CR42). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-37

21.4.44 DDR Control Register 43 (DDR_CR43). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-37

21.4.45 DDR Control Register 44 (DDR_CR44). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-38

21.4.46 DDR Control Register 45 (DDR_CR45). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-38

21.4.47 DDR Control Register 46 (DDR_CR46). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-38

21.4.48 DDR Control Register 47 (DDR_CR47). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-39

21.4.49 DDR Control Register 48 (DDR_CR48). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-39

21.4.50 DDR Control Register 49 (DDR_CR49). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-39

21.4.51 DDR Control Register 50 (DDR_CR50). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-39

21.4.52 DDR Control Register 51 (DDR_CR51). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-39

21.4.53 DDR Control Register 52 (DDR_CR52). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-39

21.4.54 DDR Control Register 53 (DDR_CR53). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-39

21.4.55 DDR Control Register 54 (DDR_CR54). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-39

21.4.56 DDR Control Register 55 (DDR_CR55). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-40

21.4.57 DDR Control Register 56 (DDR_CR56). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-40

21.4.58 DDR Control Register 57 (DDR_CR57). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-41

21.4.59 DDR Control Register 58 (DDR_CR58). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-41

21.4.60 DDR Control Register 59 (DDR_CR59). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-42

21.4.61 DDR Control Register 60 (DDR_CR60). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-42

21.4.62 DDR Control Register 61 (DDR_CR61). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-42

21.4.63 DDR Control Register 62 (DDR_CR62). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-43

21.4.64 DDR Control Register 63 (DDR_CR63). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-43

21.4.65 RCR Control Register (DDR_RCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-43

xvi NXP Semiconductors

21.4.66 DDR I/O Pad Control Register (DDR_PADCR). . . . . . . . . . . . . . . . . . . . . . . 21-43

21.5 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-44

21.5.1 High-Level Memory Controller Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-44

21.5.2 Address Mapping. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-45

21.5.3 Write Data Queue . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-46

21.5.4 DRAM Command Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-47

21.5.5 Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-47

21.5.6 Core Command Queue with Placement Logic. . . . . . . . . . . . . . . . . . . . . . . . 21-48

21.5.7 Command Execution Order After Placement. . . . . . . . . . . . . . . . . . . . . . . . . 21-50

21.5.8 Low Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-52

21.5.9 Out-of-Range Address Checking. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-54

21.6 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-55

Chapter 22

NAND Flash Controller (NFC)

22.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-1

22.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-2

22.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-2

22.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-3

22.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-3

22.3.1 Flash Command 1 Register (NFC_CMD1) . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-4

22.3.2 Flash Command 2 Register (NFC_CMD2) . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-4

22.3.3 Column Address Register (NFC_CAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-5

22.3.4 Row Address Register (NFC_RAR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-6

22.3.5 Flash Command Repeat (NFC_RPT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-6

22.3.6 Row Address Increment (NFC_RAI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-6

22.3.7 Flash Status 1 Register (NFC_SR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-7

22.3.8 Flash Status 2 Register (NFC_SR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-8

22.3.9 DMA1 Address Register (NFC_DMA1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-8

22.3.10 DMA2 Address Register (NFC_DMA2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-8

22.3.11 DMA Configuration Register (NFC_DMACFG) . . . . . . . . . . . . . . . . . . . . . . . . 22-9

22.3.12 Cache Swap Register (NFC_SWAP). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-9

22.3.13 Sector Size Register (NFC_SECSZ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-10

22.3.14 Flash Configuration Register (NFC_CFG). . . . . . . . . . . . . . . . . . . . . . . . . . . 22-11

22.3.15 Interrupt Status Register (NFC_ISR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-12

22.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-14

22.4.1 NFC Buffer Memory Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-15

22.4.2 Error Corrector Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-16

22.4.3 NFC Basic Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-17

22.4.4 NAND Flash Boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-22

22.4.5 Fast Flash Configuration for EDO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-24

22.4.6 Organization of the Data in the NAND Flash. . . . . . . . . . . . . . . . . . . . . . . . . 22-25

NXP Semiconductors xvii

22.4.7 Flash Command Code Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-28

22.4.8 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-29

Chapter 23

Universal Serial Bus Interface – Host Module

23.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-1

23.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-2

23.1.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-2

23.1.3 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-2

23.1.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-3

23.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-4

23.2.1 USB Host Control and Status Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-4

23.3 Memory Map/Register Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-5

23.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-6

Chapter 24

Universal Serial Bus Interface – On-The-Go Module

24.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-1

24.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-1

24.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-2

24.1.3 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-3

24.1.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-4

24.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-5

24.2.1 USB OTG Control and Status Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-5

24.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-7

24.3.1 Module Identification Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-8

24.3.2 Device/Host Timer Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-12

24.3.3 Capability Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-13

24.3.4 Operational Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-17

24.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-46

24.4.1 System Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-46

24.4.2 DMA Engine. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-47

24.4.3 FIFO RAM Controller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-47

24.4.4 Physical Layer (PHY) Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-47

24.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-48

24.5.1 Host Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-48

24.5.2 Device Data Structures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-49

24.5.3 Device Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-55

24.5.4 Servicing Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-74

24.5.5 Deviations from the EHCI Specifications. . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-75

xviii NXP Semiconductors

Chapter 25

Enhanced Secure Digital Host Controller (eSDHC)

25.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-1

25.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-3

25.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-3

25.1.3 Data Transfer Modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-4

25.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-4

25.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-5

25.3.1 DMA System Address Register (DSADDR). . . . . . . . . . . . . . . . . . . . . . . . . . . 25-6

25.3.2 Block Attributes Register (BLKATTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-7

25.3.3 Command Argument Register (CMDARG) . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-8

25.3.4 Transfer Type Register (XFERTYP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-8

25.3.5 Command Response 0–3 (CMDRSP0–3). . . . . . . . . . . . . . . . . . . . . . . . . . . 25-11

25.3.6 Buffer Data Port Register (DATPORT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-13

25.3.7 Present State Register (PRSSTAT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-13

25.3.8 Protocol Control Register (PROCTL). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-17

25.3.9 System Control Register (SYSCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-20

25.3.10 Interrupt Status Register (IRQSTAT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-22

25.3.11 Interrupt Status Enable Register (IRQSTATEN) . . . . . . . . . . . . . . . . . . . . . . 25-26

25.3.12 Interrupt Signal Enable Register (IRQSIGEN). . . . . . . . . . . . . . . . . . . . . . . . 25-29

25.3.13 Auto CMD12 Error Status Register (AUTOC12ERR) . . . . . . . . . . . . . . . . . . 25-30

25.3.14 Host Controller Capabilities (HOSTCAPBLT) . . . . . . . . . . . . . . . . . . . . . . . . 25-33

25.3.15 Watermark Level Register (WML) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-34

25.3.16 Force Event Register (FEVT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-34

25.3.17 ADMA Error Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-36

25.3.18 ADMA System Address Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-37

25.3.19 Vendor Specific Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-38

25.3.20 Host Controller Version Register (HOSTVER) . . . . . . . . . . . . . . . . . . . . . . . 25-39

25.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-39

25.4.1 Data Buffer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-39

25.4.2 DMA Crossbar Switch Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-43

25.4.3 SD Protocol Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-48

25.4.4 Clock & Reset Manager. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-49

25.4.5 Clock Generator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-50

25.4.6 SDIO Card Interrupt. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-50

25.4.7 Card Insertion and Removal Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-52

25.4.8 Power Management and Wake-Up Events . . . . . . . . . . . . . . . . . . . . . . . . . . 25-52

25.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-53

25.5.1 Command Send and Response Receive Basic Operation . . . . . . . . . . . . . . 25-53

25.5.2 Card Identification Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-54

25.5.3 Card Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-58

25.5.4 Switch Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-64

NXP Semiconductors xix

25.5.5 Commands for MMC/SD/SDIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-68

25.5.6 Software Restrictions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-72

Chapter 26

Cryptographic Acceleration Unit (CAU)

26.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-1

26.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-1

26.1.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-1

26.1.3 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-2

26.2 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-2

26.2.1 CAU Status Register (CASR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-3

26.2.2 CAU Accumulator (CAA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-4

26.2.3 CAU General Purpose Registers (CAn) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-4

26.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-4

26.3.1 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-4

26.3.2 Coprocessor Instructions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-5

26.3.3 CAU Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-5

26.4 Application/Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-11

26.4.1 Code Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-11

26.4.2 Assembler Equate Values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-11

Chapter 27

Random Number Generator (RNG)

27.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-1

27.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-1

27.1.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-1

27.1.3 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-2

27.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-2

27.2.1 Self Test Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-2

27.2.2 Seed Generation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-2

27.2.3 Random Number Generation Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-2

27.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-3

27.3.1 RNG Version ID Register (RNGVER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-3

27.3.2 RNG Command Register (RNGCMD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-4

27.3.3 RNG Control Register (RNGCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-5

27.3.4 RNG Status Register (RNGSR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-6

27.3.5 RNG Error Status Register (RNGESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-7

27.3.6 RNG Output FIFO (RNGOUT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-8

27.3.7 RNG Entropy Register (RNGER). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-8

27.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-9

27.4.1 Pseudorandom Number Generator (PRNG) . . . . . . . . . . . . . . . . . . . . . . . . . . 27-9

27.4.2 True Random Number Generator (TRNG) . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-9

xx NXP Semiconductors

27.4.3 RNG Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-9

27.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-10

27.5.1 Manual Seeding. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-10

27.5.2 Automatic Seeding. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-10

Chapter 28

Subscriber Identification Module (SIM)

28.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-1

28.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-1

28.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-1

28.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-2

28.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-2

28.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-2

28.3.1 SIM Port Control Registers (SIM_PCRn). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-4

28.3.2 SIM Port 1 Setup Register (SIM_SETUP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-5

28.3.3 SIM Port Detect Registers (SIM_DETECTn). . . . . . . . . . . . . . . . . . . . . . . . . . 28-6

28.3.4 SIM Port Transmit Buffer Registers (SIM_TBUFn) . . . . . . . . . . . . . . . . . . . . . 28-7

28.3.5 SIM Port Receive Buffer Registers (SIM_RBUFn) . . . . . . . . . . . . . . . . . . . . . 28-7

28.3.6 SIM Control Register (SIM_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-8

28.3.7 SIM Clock Prescaler Register (SIM_PRE). . . . . . . . . . . . . . . . . . . . . . . . . . . 28-10

28.3.8 SIM Receive Threshold Register (SIM_RTHR) . . . . . . . . . . . . . . . . . . . . . . . 28-11

28.3.9 SIM Enable Register (SIM_EN). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-11

28.3.10 SIM Transmit Status Register (SIM_TSR). . . . . . . . . . . . . . . . . . . . . . . . . . . 28-12

28.3.11 SIM Receive Status Register (SIM_RSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-13

28.3.12 SIM Interrupt Mask Register (SIM_IMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-15

28.3.13 SIM Data Format Register (SIM_FORMAT) . . . . . . . . . . . . . . . . . . . . . . . . . 28-17

28.3.14 SIM Transmit Threshold Register (SIM_TTHR). . . . . . . . . . . . . . . . . . . . . . . 28-17

28.3.15 SIM Transmit Guard Control Register (SIM_TGCR) . . . . . . . . . . . . . . . . . . . 28-18

28.3.16 SIM Open Drain Configuration Control Register (SIM_ODCR) . . . . . . . . . . . 28-19

28.3.17 SIM Reset Control Register (SIM_RCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-19

28.3.18 SIM Character Wait Time Register (SIM_CWTR) . . . . . . . . . . . . . . . . . . . . . 28-20

28.3.19 SIM General Purpose Counter Register (SIM_GPCNT) . . . . . . . . . . . . . . . . 28-21

28.3.20 SIM Divisor Register (SIM_DIV) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-21

28.3.21 SIM Block Wait Time Low Register (SIM_BWTL) . . . . . . . . . . . . . . . . . . . . . 28-22

28.3.22 SIM Block Guard Time Register (SIM_BGT). . . . . . . . . . . . . . . . . . . . . . . . . 28-22

28.3.23 SIM Block Wait Time High Register (SIM_BWTH) . . . . . . . . . . . . . . . . . . . . 28-23

28.3.24 SIM Transmit FIFO Status Register (SIM_TFSR) . . . . . . . . . . . . . . . . . . . . . 28-23

28.3.25 SIM Receive FIFO Counter Register (SIM_RFCR) . . . . . . . . . . . . . . . . . . . . 28-24

28.3.26 SIM Receive FIFO Write Pointer Register (SIM_RFWP). . . . . . . . . . . . . . . . 28-24

28.3.27 SIM Receive FIFO Read Pointer Register (SIM_RFRP) . . . . . . . . . . . . . . . . 28-24

28.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-25

28.4.1 SIM Clock Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-25

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