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8/2009

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MCF53017RM

Rev. 4

8/2009

MCF5301x Reference Manual, Rev. 4

Freescale Semiconductor iii

About This Book ..............................................................................................xxvii

Audience ..................................................................................................xxvii

Suggested Reading ..................................................................................xxvii

General Information ..................................................................................xxvii

ColdFire Documentation ..........................................................................xxviii

Conventions .............................................................................................xxviii

Register Figure Conventions .....................................................................xxix

Chapter 1

Overview

1.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1

1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1

1.2.1 MCF5301x Family Comparison. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1

1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3

1.4 Operating Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4

1.5 Packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4

1.6 Chip Level Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4

1.7 Module-by-Module Feature List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4

1.7.1 Version 3 ColdFire Variable-Length RISC Processor . . . . . . . . . . . . . . . . . . . . 1-5

1.7.2 Cryptography Acceleration Unit (CAU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5

1.7.3 On-chip Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5

1.7.4 Phase Locked Loop (PLL). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5

1.7.5 Power Management. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5

1.7.6 Chip Configuration Module (CCM). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5

1.7.7 Reset Controller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6

1.7.8 System Control Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6

1.7.9 Crossbar Switch. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6

1.7.10 Enhanced Secure Digital Host Controller (eSDHC). . . . . . . . . . . . . . . . . . . . . . 1-6

1.7.11 Smart Card Interface Module (SIM). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6

1.7.12 Voice Band Audio Codec. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7

1.7.13 IC Identification Module (IIM). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7

1.7.14 Universal Serial Bus (USB) 2.0 On-The-Go (OTG) Controller. . . . . . . . . . . . . . 1-7

1.7.15 Universal Serial Bus (USB) 2.0 Host Controller. . . . . . . . . . . . . . . . . . . . . . . . . 1-7

1.7.16 SDR/DDR SDRAM Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7

1.7.17 FlexBus (External Interface) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8

1.7.18 Synchronous Serial Interface (SSI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

1-8

1.7.19 Fast Ethernet Media Access Controllers (FEC MAC) . . . . . . . . . . . . . . . . . . . . 1-8

1.7.20 Random Number Generator (RNG). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8

MCF5301x Reference Manual, Rev. 4

iv Freescale Semiconductor

1.7.21 Real Time Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9

1.7.22 Programmable Interrupt Timers (PIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9

1.7.23 DMA Timers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9

1.7.24 DMA Serial Peripheral Interface (DSPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9

1.7.25 Universal Asynchronous Receiver Transmitters (UARTs). . . . . . . . . . . . . . . . . 1-9

1.7.26 I2C Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9

1.7.27 Interrupt Controllers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10

1.7.28 Edge Port Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10

1.7.29 DMA Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10

1.7.30 General Purpose I/O interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10

1.7.31 System Debug Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10

1.7.32 JTAG Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10

1.8 Memory Map Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-11

1.8.1 Internal Peripheral Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-11

1.9 Documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-13

Chapter 2

Signal Descriptions

2.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1

2.2 Signal Properties Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1

2.3 Signal Primary Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8

2.3.1 Reset Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8

2.3.2 PLL and Clock Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8

2.3.3 Mode Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9

2.3.4 Enhanced Secure Digital Host Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9

2.3.5 SmartCard Interface Ports. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10

2.3.6 Voice Codec and Amplifiers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10

2.3.7 FlexBus Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-11

2.3.8 SDRAM Controller Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-12

2.3.9 External Interrupt Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13

2.3.10 DMA Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13

2.3.11 Fast Ethernet Controller (FEC0 and FEC1) Signals . . . . . . . . . . . . . . . . . . . . 2-13

2.3.12 I2C I/O Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14

2.3.13 DMA Serial Peripheral Interface (DSPI) Signals . . . . . . . . . . . . . . . . . . . . . . . 2-15

2.3.14 Synchronous Serial Interface (SSI) Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15

2.3.15 Universal Serial Bus (USB) Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15

2.3.16 UART Module Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-16

2.3.17 DMA Timer Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-17

2.3.18 Debug Support Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-17

2.3.19 Test Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-19

2.3.20 Power and Ground Pins. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-19

2.4 External Boot Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-19

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Freescale Semiconductor v

Chapter 3

ColdFire Core

3.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1

3.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1

3.2 Memory Map/Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4

3.2.1 Data Registers (D0–D7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6

3.2.2 Address Registers (A0–A6). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6

3.2.3 Supervisor/User Stack Pointers (A7 and OTHER_A7) . . . . . . . . . . . . . . . . . . . 3-6

3.2.4 Condition Code Register (CCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7

3.2.5 Program Counter (PC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-8

3.2.6 Cache Control Register (CACR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-8

3.2.7 Access Control Registers (ACRn) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-9

3.2.8 Vector Base Register (VBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-9

3.2.9 Status Register (SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-9

3.2.10 Memory Base Address Register (RAMBAR). . . . . . . . . . . . . . . . . . . . . . . . . . 3-10

3.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-10

3.3.1 Version 3 ColdFire Microarchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-10

3.3.2 Instruction Set Architecture (ISA_A+) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-11

3.3.3 Exception Processing Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-12

3.3.4 Processor Exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-15

3.3.5 Instruction Execution Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-23

Chapter 4

Enhanced Multiply-Accumulate Unit (EMAC)

4.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1

4.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1

4.2 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3

4.2.1 MAC Status Register (MACSR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3

4.2.2 Mask Register (MASK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5

4.2.3 Accumulator Registers (ACC0–3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6

4.2.4 Accumulator Extension Registers (ACCext01, ACCext23) . . . . . . . . . . . . . . . . 4-7

4.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8

4.3.1 Fractional Operation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-10

4.3.2 EMAC Instruction Set Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12

4.3.3 EMAC Instruction Execution Times. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-13

4.3.4 Data Representation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-14

4.3.5 MAC Opcodes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-14

Chapter 5

Cache

5.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1

MCF5301x Reference Manual, Rev. 4

vi Freescale Semiconductor

5.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1

5.2 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2

5.2.1 Cache Control Register (CACR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2

5.2.2 Access Control Registers (ACR0–ACR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4

5.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5

5.3.1 Cache Organization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5

5.3.2 Cache Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7

5.3.3 Caching Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10

5.3.4 Cache-Inhibited Accesses. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-11

5.3.5 Cache Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-11

5.3.6 Cache Coherency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-13

5.3.7 Memory Accesses for Cache Maintenance. . . . . . . . . . . . . . . . . . . . . . . . . . . 5-13

5.3.8 Cache Locking. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-15

5.3.9 Cache Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-16

5.3.10 Cache Operation Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-17

Chapter 6

Static RAM (SRAM)

6.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1

6.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1

6.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1

6.2 Memory Map/Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2

6.2.1 SRAM Base Address Register (RAMBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2

6.3 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4

6.3.1 SRAM Initialization Code. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4

6.3.2 Power Management. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5

Chapter 7

Clock Module

7.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1

7.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3

7.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3

7.1.3 Modes of Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-4

7.2 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-6

7.2.1 PLL Control Register (PLL_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-6

7.2.2 PLL Divider Register (PLL_DR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-7

7.2.3 PLL Status Register (PLL_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-9

7.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-10

7.3.1 PLL Frequency Multiplication Factor Select . . . . . . . . . . . . . . . . . . . . . . . . . . 7-10

7.3.2 PLL Frequency Synthesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-11

7.3.3 Lock Conditions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-11

7.3.4 Loss-of-Lock Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-11

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Freescale Semiconductor vii

7.3.5 Loss-of-Clock Detection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-12

7.3.6 System Clock Modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-13

7.3.7 Clock Operation During Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-13

Chapter 8

Power Management

8.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1

8.1.1 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1

8.2 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1

8.2.1 Wake-up Control Register (WCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2

8.2.2 Peripheral Power Management Set Register (PPMSR0) . . . . . . . . . . . . . . . . . 8-3

8.2.3 Peripheral Power Management Clear Register (PPMCR0). . . . . . . . . . . . . . . . 8-4

8.2.4 Peripheral Power Management Registers (PPMHR0 & PPMLR0) . . . . . . . . . . 8-4

8.2.5 Low-Power Control Register (LPCR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-7

8.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-8

8.3.1 Peripheral Shut Down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-8

8.3.2 Limp mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-8

8.3.3 Standby Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-8

8.3.4 Low-Power Modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-8

8.3.5 Peripheral Behavior in Low-Power Modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-9

8.3.6 Summary of Peripheral State During Low-power Modes. . . . . . . . . . . . . . . . . 8-15

Chapter 9

Chip Configuration Module (CCM)

9.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1

9.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1

9.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1

9.1.3 Modes of Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1

9.2 External Signal Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2

9.2.1 BOOTMOD[1:0]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2

9.2.2 FB_A[21:17] (Reset Configuration Override). . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2

9.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2

9.3.1 Chip Configuration Register (CCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-3

9.3.2 Reset Configuration Register (RCON). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-4

9.3.3 Chip Identification Register (CIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-5

9.3.4 Miscellaneous Control Register (MISCCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-5

9.3.5 Clock-Divider Register (CDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-7

9.3.6 USB On-the-Go Controller Status Register (UOCSR). . . . . . . . . . . . . . . . . . . . 9-7

9.3.7 USB Host Controller Status Register (UHCSR). . . . . . . . . . . . . . . . . . . . . . . . . 9-9

9.3.8 Codec Control Register (CODCR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-10

9.3.9 Miscellaneous Control Register 2 (MISCCR2) . . . . . . . . . . . . . . . . . . . . . . . . 9-10

9.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-11

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viii Freescale Semiconductor

9.4.1 Reset Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-11

9.4.2 Boot Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-12

9.4.3 Low Power Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-12

Chapter 10

Reset Controller Module

10.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1

10.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1

10.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1

10.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-2

10.2.1 RESET. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-2

10.2.2 RSTOUT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-2

10.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-2

10.3.1 Reset Control Register (RCR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3

10.3.2 Reset Status Register (RSR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3

10.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4

10.4.1 Reset Sources. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4

10.4.2 Reset Control Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-6

10.4.3 Concurrent Resets. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-7

Chapter 11

System Control Module (SCM)

11.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1

11.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1

11.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1

11.2 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1

11.2.1 Master Privilege Register (MPR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-3

11.2.2 Peripheral Access Control Registers (PACRx) . . . . . . . . . . . . . . . . . . . . . . . . 11-4

11.2.3 Core Watchdog Control Register (CWCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-7

11.2.4 Core Watchdog Service Register (CWSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-8

11.2.5 SCM Interrupt Status Register (SCMISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-9

11.2.6 Burst Configuration Register (BCR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-10

11.2.7 Core Fault Address Register (CFADR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-10

11.2.8 Core Fault Interrupt Enable Register (CFIER). . . . . . . . . . . . . . . . . . . . . . . . 11-10

11.2.9 Core Fault Location Register (CFLOC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-11

11.2.10 Core Fault Attributes Register (CFATR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-11

11.2.11 Core Fault Data Register (CFDTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-12

11.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-12

11.3.1 Access Control. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-12

11.3.2 Core Watchdog Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-13

11.3.3 Core Data Fault Recovery Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-14

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Freescale Semiconductor ix

Chapter 12

Crossbar Switch (XBS)

12.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-1

12.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3

12.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3

12.4 Memory Map / Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3

12.4.1 XBS Priority Registers (XBS_PRSn). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4

12.4.2 XBS Control Registers (XBS_CRSn). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-5

12.5 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-6

12.5.1 Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-6

12.6 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-7

Chapter 13

Memory Protection Unit (MPU)

13.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1

13.2 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1

13.2.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-1

13.2.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-2

13.2.3 Modes of Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3

13.3 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3

13.4 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3

13.4.1 MPU Control/Error Status Register (MPU_CESR) . . . . . . . . . . . . . . . . . . . . . 13-4

13.4.2 MPU Error Address Register, Slave Port n (MPU_EARn). . . . . . . . . . . . . . . . 13-5

13.4.3 MPU Error Detail Register, Slave Port n (MPU_EDRn). . . . . . . . . . . . . . . . . . 13-5

13.4.4 MPU Region Descriptor n (MPU_RGDn). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6

13.5 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-10

13.5.1 Access Evaluation Macro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-10

13.5.2 Putting It All Together and Error Terminations . . . . . . . . . . . . . . . . . . . . . . . 13-12

13.6 Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-12

13.7 Application Information. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-13

Chapter 14

Pin-Multiplexing and Control

14.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-1

14.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-2

14.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-3

14.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-3

14.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-10

14.3.1 Port Output Data Registers (PODR_x) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-13

14.3.2 Port Data Direction Registers (PDDR_x). . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-15

14.3.3 Port Pin Data/Set Data Registers (PPDSDR_x) . . . . . . . . . . . . . . . . . . . . . . 14-17

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x Freescale Semiconductor

14.3.4 Port Clear Output Data Registers (PCLRR_x). . . . . . . . . . . . . . . . . . . . . . . . 14-19

14.3.5 Pin Assignment Registers (PAR_x). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-20

14.3.6 Mode Select Control Registers (MSCRn) . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-35

14.3.7 Slew Rate Control Registers (SRCR_x) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-36

14.3.8 Drive Strength Control Registers (DSCR_x) . . . . . . . . . . . . . . . . . . . . . . . . . 14-38

14.3.9 Pull Control Registers (PCRH & PCRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-39

14.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-41

14.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-41

14.4.2 Port Digital I/O Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-41

14.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-42

Chapter 15

Interrupt Controller Modules

15.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-1

15.1.1 68 K/ColdFire Interrupt Architecture Overview . . . . . . . . . . . . . . . . . . . . . . . . 15-1

15.2 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-2

15.2.1 Interrupt Pending Registers (IPRHn, IPRLn). . . . . . . . . . . . . . . . . . . . . . . . . . 15-4

15.2.2 Interrupt Mask Register (IMRHn, IMRLn) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5

15.2.3 Interrupt Force Registers (INTFRCHn, INTFRCLn). . . . . . . . . . . . . . . . . . . . . 15-6

15.2.4 Interrupt Configuration Register (ICONFIG) . . . . . . . . . . . . . . . . . . . . . . . . . . 15-7

15.2.5 Set Interrupt Mask Register (SIMRn). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-8

15.2.6 Clear Interrupt Mask Register (CIMRn). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-9

15.2.7 Current Level Mask Register (CLMASK). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-9

15.2.8 Saved Level Mask Register (SLMASK). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-10

15.2.9 Interrupt Control Register (ICR0n, ICR1n, (n = 00, 01, 02, ..., 63)). . . . . . . . 15-11

15.2.10 Software and Level 1–7 IACK Registers (SWIACKn, L1IACKn–L7IACKn). . 15-15

15.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-16

15.3.1 Interrupt Controller Theory of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-16

15.3.2 Prioritization Between Interrupt Controllers. . . . . . . . . . . . . . . . . . . . . . . . . . 15-18

15.3.3 Low-Power Wake-up Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-18

15.4 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-19

15.4.1 Interrupt Service Routines. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-19

Chapter 16

Edge Port Modules (EPORTn)

16.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-1

16.2 Low-Power Mode Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-2

16.3 Signal Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-2

16.4 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-3

16.4.1 EPORT Pin Assignment Register (EPPAR) . . . . . . . . . . . . . . . . . . . . . . . . . . 16-3

16.4.2 EPORT Data Direction Register (EPDDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-4

16.4.3 Edge Port Interrupt Enable Register (EPIER) . . . . . . . . . . . . . . . . . . . . . . . . . 16-5

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Freescale Semiconductor xi

16.4.4 Edge Port Data Register (EPDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-5

16.4.5 Edge Port Pin Data Register (EPPDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-5

16.4.6 Edge Port Flag Register (EPFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-6

Chapter 17

Enhanced Direct Memory Access (eDMA)

17.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-1

17.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-1

17.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-2

17.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-2

17.2.1 Normal Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-2

17.2.2 Debug Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-3

17.3 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-3

17.3.1 External Signal Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-3

17.4 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-4

17.4.1 eDMA Control Register (EDMA_CR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-4

17.4.2 eDMA Error Status Register (EDMA_ES) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-5

17.4.3 eDMA Enable Request Register (EDMA_ERQ) . . . . . . . . . . . . . . . . . . . . . . . 17-8

17.4.4 eDMA Enable Error Interrupt Registers (EDMA_EEI) . . . . . . . . . . . . . . . . . . . 17-9

17.4.5 eDMA Set Enable Request Register (EDMA_SERQ) . . . . . . . . . . . . . . . . . . 17-10

17.4.6 eDMA Clear Enable Request Register (EDMA_CERQ) . . . . . . . . . . . . . . . . 17-10

17.4.7 eDMA Set Enable Error Interrupt Register (EDMA_SEEI) . . . . . . . . . . . . . . 17-11

17.4.8 eDMA Clear Enable Error Interrupt Register (EDMA_CEEI). . . . . . . . . . . . . 17-11

17.4.9 eDMA Clear Interrupt Request Register (EDMA_CINT) . . . . . . . . . . . . . . . . 17-12

17.4.10 eDMA Clear Error Register (EDMA_CERR) . . . . . . . . . . . . . . . . . . . . . . . . . 17-13

17.4.11 eDMA Set START Bit Register (EDMA_SSRT). . . . . . . . . . . . . . . . . . . . . . . 17-13

17.4.12 eDMA Clear DONE Status Bit Register (EDMA_CDNE). . . . . . . . . . . . . . . . 17-14

17.4.13 eDMA Interrupt Request Register (EDMA_INT) . . . . . . . . . . . . . . . . . . . . . . 17-15

17.4.14 eDMA Error Register (EDMA_ERR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-15

17.4.15 eDMA Channel n Priority Registers (DCHPRIn) . . . . . . . . . . . . . . . . . . . . . . 17-16

17.4.16 Transfer Control Descriptors (TCDn). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-17

17.5 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-24

17.5.1 eDMA Microarchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-24

17.5.2 eDMA Basic Data Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-25

17.6 Initialization/Application Informati

on . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-28

17.6.1 eDMA Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-28

17.6.2 DMA Programming Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-31

17.6.3 DMA Arbitration Mode Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-31

17.6.4 DMA Transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-32

17.6.5 eDMA TCDn Status Monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-35

17.6.6 Channel Linking. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-36

17.6.7 Dynamic Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17-37

MCF5301x Reference Manual, Rev. 4

xii Freescale Semiconductor

Chapter 18

FlexBus

18.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-1

18.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-1

18.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-2

18.2 External Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-2

18.2.1 Address and Data Buses (FB_A[23:0], FB_D[31:0]) . . . . . . . . . . . . . . . . . . . . 18-2

18.2.2 Chip Selects (FB_CS[5:0]). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-3

18.2.3 Byte Enables/Byte Write Enables (FB_BE/BWE[3:0]). . . . . . . . . . . . . . . . . . . 18-3

18.2.4 Output Enable (FB_OE). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-3

18.2.5 Read/Write (FB_R/W) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-3

18.2.6 Transfer Start (FB_TS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-3

18.2.7 Transfer Acknowledge (FB_TA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-3

18.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-4

18.3.1 Chip-Select Address Registers (CSAR0 – CSAR5) . . . . . . . . . . . . . . . . . . . . 18-5

18.3.2 Chip-Select Mask Registers (CSMR0 – CSMR5) . . . . . . . . . . . . . . . . . . . . . . 18-5

18.3.3 Chip-Select Control Registers (CSCR0 – CSCR5) . . . . . . . . . . . . . . . . . . . . . 18-6

18.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-9

18.4.1 Chip-Select Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-9

18.4.2 Data Transfer Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-10

18.4.3 Data Byte Alignment and Physical Connections . . . . . . . . . . . . . . . . . . . . . . 18-11

18.4.4 Bus Cycle Execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-12

18.4.5 FlexBus Timing Examples. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-13

18.4.6 Burst Cycles. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-24

18.4.7 Misaligned Operands. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-30

18.4.8 Bus Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18-30

Chapter 19

SDRAM Controller (SDRAMC)

19.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-1

19.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-2

19.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-2

19.1.3 Terminology. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-3

19.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-3

19.3 Interface Recommendations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-5

19.3.1 Supported Memory Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-5

19.3.2 SDRAM SDR Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-10

19.3.3 SDRAM DDR Component Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-12

19.3.4 DDR SDRAM Layout Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-12

19.4 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-14

19.4.1 SDRAM Mode/Extended Mode Register (SDMR). . . . . . . . . . . . . . . . . . . . . 19-14

19.4.2 SDRAM Control Register (SDCR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-15

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Freescale Semiconductor xiii

19.4.3 SDRAM Configuration Register 1 (SDCFG1) . . . . . . . . . . . . . . . . . . . . . . . . 19-17

19.4.4 SDRAM Configuration Register 2 (SDCFG2) . . . . . . . . . . . . . . . . . . . . . . . . 19-19

19.4.5 SDRAM Chip Select Configuration Registers (SDCSn) . . . . . . . . . . . . . . . . 19-20

19.5 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-21

19.5.1 SDRAM Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-21

19.5.2 Read Clock Recovery (RCR) Block. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-27

19.6 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-28

19.6.1 SDR SDRAM Initialization Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-28

19.6.2 DDR SDRAM Initialization Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-28

19.6.3 Low-power/Mobile SDRAM Initialization Sequence. . . . . . . . . . . . . . . . . . . . 19-29

19.6.4 Page Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-30

19.6.5 Transfer Size . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19-30

Chapter 20

Universal Serial Bus Interface – Host Module

20.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-1

20.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-2

20.1.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-2

20.1.3 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-2

20.1.4 Modes of Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-3

20.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-4

20.2.1 USB Host Control and Status Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-4

20.3 Memory Map/Register Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-5

20.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20-6

Chapter 21

Universal Serial Bus Interface – On-The-Go Module

21.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-1

21.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-1

21.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-2

21.1.3 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-2

21.1.4 Modes of Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-3

21.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-4

21.2.1 USB OTG Control and Status Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-4

21.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-6

21.3.1 Module Identification Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-8

21.3.2 Device/Host Timer Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-11

21.3.3 Capability Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-12

21.3.4 Operational Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-16

21.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-45

21.4.1 System Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-45

21.4.2 DMA Engine. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-45

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xiv Freescale Semiconductor

21.4.3 FIFO RAM Controller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-45

21.4.4 Physical Layer (PHY) Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-45

21.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-46

21.5.1 Host Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-46

21.5.2 Device Data Structures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-47

21.5.3 Device Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-54

21.5.4 Servicing Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-72

21.5.5 Deviations from the EHCI Specifications. . . . . . . . . . . . . . . . . . . . . . . . . . . . 21-73

Chapter 22

Enhanced Secure Digital Host Controller

22.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-1

22.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-3

22.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-3

22.1.3 Data Transfer Modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-4

22.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-4

22.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-5

22.3.1 DMA System Address Register (DSADDR). . . . . . . . . . . . . . . . . . . . . . . . . . . 22-6

22.3.2 Block Attributes Register (BLKATTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-7

22.3.3 Command Argument Register (CMDARG) . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-8

22.3.4 Transfer Type Register (XFERTYP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-8

22.3.5 Command Response 0–3 (CMDRSP0–3). . . . . . . . . . . . . . . . . . . . . . . . . . . 22-11

22.3.6 Buffer Data Port Register (DATPORT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-13

22.3.7 Present State Register (PRSSTAT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-13

22.3.8 Protocol Control Register (PROCTL). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-17

22.3.9 System Control Register (SYSCTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-20

22.3.10 Interrupt Status Register (IRQSTAT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-22

22.3.11 Interrupt Status Enable Register (IRQSTATEN) . . . . . . . . . . . . . . . . . . . . . . 22-26

22.3.12 Interrupt Signal Enable Register (IRQSIGEN). . . . . . . . . . . . . . . . . . . . . . . . 22-29

22.3.13 Auto CMD12 Error Status Register (AUTOC12ERR) . . . . . . . . . . . . . . . . . . 22-30

22.3.14 Host Controller Capabilities (HOSTCAPBLT) . . . . . . . . . . . . . . . . . . . . . . . . 22-33

22.3.15 Watermark Level Register (WML) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-34

22.3.16 Force Event Register (FEVT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-34

22.3.17 Host Controller Version Register (HOSTVER) . . . . . . . . . . . . . . . . . . . . . . . 22-36

22.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-37

22.4.1 Data Buffer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-37

22.4.2 DMA Crossbar Switch Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-40

22.4.3 SD Protocol Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-42

22.4.4 Clock & Reset Manager. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-43

22.4.5 Clock Generator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-43

22.4.6 SDIO Ca

rd Interrupt. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-44

22.4.7 Card Insertion and Removal Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-46

MCF5301x Reference Manual, Rev. 4

Freescale Semiconductor xv

22.4.8 Power Management and Wake-Up Events . . . . . . . . . . . . . . . . . . . . . . . . . . 22-46

22.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-46

22.5.1 Command Send and Response Receive Basic Operation . . . . . . . . . . . . . . 22-47

22.5.2 Card Identification Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-47

22.5.3 Card Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-52

22.5.4 Switch Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-58

22.5.5 Commands for MMC/SD/SDIO/CE-ATA . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-60

22.5.6 Software Restrictions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22-65

Chapter 23

Cryptographic Acceleration Unit (CAU)

23.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-1

23.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-1

23.1.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-1

23.1.3 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-2

23.2 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-2

23.2.1 CAU Status Register (CASR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-3

23.2.2 CAU Accumulator (CAA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-3

23.2.3 CAU General Purpose Registers (CAn) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-4

23.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-4

23.3.1 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-4

23.3.2 Coprocessor Instructions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-4

23.3.3 CAU Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-5

23.4 Application/Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-10

23.4.1 Code Example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-10

23.4.2 Assembler Equate Values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23-10

Chapter 24

Random Number Generator (RNG)

24.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-1

24.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-1

24.1.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-1

24.1.3 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-2

24.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-2

24.2.1 Self Test Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-2

24.2.2 Seed Generation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-2

24.2.3 Random Number Generation Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-2

24.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-3

24.3.1 RNG Version ID Register (RNGVER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-3

24.3.2 RNG Command Register (RNGCMD). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-4

24.3.3 RNG Control Register (RNGCR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-5

24.3.4 RNG Status Register (RNGSR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-6

MCF5301x Reference Manual, Rev. 4

xvi Freescale Semiconductor

24.3.5 RNG Error Status Register (RNGESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-7

24.3.6 RNG Output FIFO (RNGOUT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-8

24.3.7 RNG Entropy Register (RNGER). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-8

24.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-9

24.4.1 Pseudorandom Number Generator (PRNG) . . . . . . . . . . . . . . . . . . . . . . . . . . 24-9

24.4.2 True Random Number Generator (TRNG) . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-9

24.4.3 RNG Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-9

24.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-10

24.5.1 Manual Seeding. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-10

24.5.2 Automatic Seeding. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24-10

Chapter 25

IC Identification (IIM)

25.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-1

25.2 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-1

25.2.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-2

25.2.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-2

25.2.3 Modes of Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-2

25.3 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-2

25.4 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-2

25.4.1 IIM Status Register (IIM_SR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-4

25.4.2 IIM Status Interrupt Mask Register (IIM_SIMR). . . . . . . . . . . . . . . . . . . . . . . . 25-5

25.4.3 IIM Error Status Register (IIM_ESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-5

25.4.4 IIM Error Interrupt Mask Register (IIM_EIMR). . . . . . . . . . . . . . . . . . . . . . . . . 25-6

25.4.5 IIM Fuse Control Register (IIM_FCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-7

25.4.6 IIM Upper Address Register (IIM_UA). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-8

25.4.7 IIM Lower Address Register (IIM_LA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-9

25.4.8 Explicit Sense Data Register (IIM_SDAT). . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-9

25.4.9 Program Protection Register (IIM_PRGP). . . . . . . . . . . . . . . . . . . . . . . . . . . 25-10

25.4.10 IIM Divide Factor Register (IIM_DIVIDE). . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-10

25.4.11 Fuse Banks 0–7 Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-10

25.5 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-19

25.5.1 Fuse Bank 0–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-19

25.5.2 Fuse Bank 2–7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-19

25.5.3 Fuse Value Storage. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-19

25.5.4 Fuse Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-20

25.5.5 Fuse Bank Operations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-21

25.6 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-25

25.6.1 Program. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25-25

Chapter 26

Subscriber Identification Module (SIM)

MCF5301x Reference Manual, Rev. 4

Freescale Semiconductor xvii

26.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-1

26.2 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-1

26.2.1 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-1

26.2.2 Modes of Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-2

26.3 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-2

26.4 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-2

26.4.1 SIM Port Control Registers (SIM_CRn). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-4

26.4.2 SIM Port 1 Setup Register (SIM_SETUP). . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-5

26.4.3 SIM Port Detect Registers (SIM_DETECTn). . . . . . . . . . . . . . . . . . . . . . . . . . 26-6

26.4.4 SIM Port Transmit Buffer Registers (SIM_TBUFn) . . . . . . . . . . . . . . . . . . . . . 26-7

26.4.5 SIM Port Receive Buffer Registers (SIM_RBUFn) . . . . . . . . . . . . . . . . . . . . . 26-7

26.4.6 SIM Control Register (SIM_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-8

26.4.7 SIM Clock Prescaler Register (SIM_PRE). . . . . . . . . . . . . . . . . . . . . . . . . . . 26-10

26.4.8 SIM Receive Threshold Register (SIM_RTHR). . . . . . . . . . . . . . . . . . . . . . . 26-11

26.4.9 SIM Enable Register (SIM_EN). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-11

26.4.10 SIM Transmit Status Register (SIM_TSR). . . . . . . . . . . . . . . . . . . . . . . . . . . 26-12

26.4.11 SIM Receive Status Register (SIM_RSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-13

26.4.12 SIM Interrupt Mask Register (SIM_IMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-15

26.4.13 SIM Data Format Register (SIM_FORMAT) . . . . . . . . . . . . . . . . . . . . . . . . . 26-17

26.4.14 SIM Transmit Threshold Register (SIM_TTHR). . . . . . . . . . . . . . . . . . . . . . . 26-17

26.4.15 SIM Transmit Guard Control Register (SIM_TGCR) . . . . . . . . . . . . . . . . . . . 26-18

26.4.16 SIM Open Drain Configuration Control Register (SIM_ODCR). . . . . . . . . . . 26-19

26.4.17 SIM Reset Control Register (SIM_RCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-19

26.4.18 SIM Character Wait Time Register (SIM_CWTR) . . . . . . . . . . . . . . . . . . . . . 26-20

26.4.19 SIM General Purpose Counter Register (SIM_GPCNT) . . . . . . . . . . . . . . . . 26-21

26.4.20 SIM Divisor Register (SIM_DIV) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-21

26.4.21 SIM Block Wait Time Low Register (SIM_BWTL) . . . . . . . . . . . . . . . . . . . . . 26-22

26.4.22 SIM Block Guard Time Register (SIM_BGT). . . . . . . . . . . . . . . . . . . . . . . . . 26-22

26.4.23 SIM Block Wait Time High Register (SIM_BWTH) . . . . . . . . . . . . . . . . . . . . 26-23

26.4.24 SIM Transmit FIFO Status Register (SIM_TFSR) . . . . . . . . . . . . . . . . . . . . . 26-23

26.4.25 SIM Receive FIFO Counter Register (SIM_RFCR). . . . . . . . . . . . . . . . . . . . 26-24

26.4.26 SIM Receive FIFO Write Pointer Register (SIM_RFWP). . . . . . . . . . . . . . . . 26-24

26.4.27 SIM Receive FIFO Read Pointer Register (SIM_RFRP). . . . . . . . . . . . . . . . 26-24

26.5 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-25

26.5.1 SIM Clock Generator. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-25

26.5.2 SIM Transmitter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-26

26.5.3 SIM Receiver. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-30

26.5.4 SIM Port Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-36

26.5.5 SIM General Purpose Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-37

26.5.6 SIM LRC Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-38

26.5.7 SIM CRC Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-38

26.5.8 Module Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-40

MCF5301x Reference Manual, Rev. 4

xviii Freescale Semiconductor

26.6 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-40

26.6.1 Configuring SIM for Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-41

26.6.2 Using SIM Receiver. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-44

26.6.3 Using SIM Transmitter. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-48

26.6.4 Suggested Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26-50

Chapter 27

Voice Codec

27.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-1

27.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-1

27.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-2

27.2 External Signal Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-2

27.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-4

27.3.1 Voice Codec Control Register (CODEC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . 27-4

27.3.2 Voice Codec Status Register (CODEC_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . 27-6

27.3.3 Voice Codec Receive Register (CODEC_RX). . . . . . . . . . . . . . . . . . . . . . . . . 27-8

27.3.4 Voice Codec Transmit Data Register (CODEC_TX) . . . . . . . . . . . . . . . . . . . . 27-8

27.3.5 Codec Interpolation Rate Register (CODEC_IRR) . . . . . . . . . . . . . . . . . . . . . 27-8

27.3.6 Codec Gain Compensation Register (CODEC_GCR). . . . . . . . . . . . . . . . . . . 27-9

27.3.7 Codec RXACQ Count Register (CODEC_RXACQ) . . . . . . . . . . . . . . . . . . . . 27-9

27.3.8 Amplifiers Bypass Control Register (AMPS_BYP) . . . . . . . . . . . . . . . . . . . . 27-10

27.3.9 Amplifiers Driver Control Register (AMPS_DCR) . . . . . . . . . . . . . . . . . . . . . 27-11

27.3.10 Amplifiers Control Register (AMPS_CR). . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-12

27.3.11 Amplifiers Status Register (AMPS_SR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-13

27.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-14

27.4.1 Voice Codec Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-14

27.4.2 Audio Amplifiers Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27-15

Chapter 28

Fast Ethernet Controllers (FEC0 and FEC1)

28.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-1

28.1.1 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-1

28.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-2

28.1.3 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-3

28.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-4

28.2.1 Full and Half Duplex Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-4

28.2.2 Interface Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-4

28.2.3 Address Recognition Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-5

28.2.4 Internal Loopback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-5

28.3 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-5

28.4 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-6

28.4.1 MIB Block Counters Memory Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-8

MCF5301x Reference Manual, Rev. 4

Freescale Semiconductor xix

28.4.2 Ethernet Interrupt Event Registers (EIR0 & EIR1). . . . . . . . . . . . . . . . . . . . . 28-12

28.4.3 Interrupt Mask Registers (EIMR0 & EIMR1) . . . . . . . . . . . . . . . . . . . . . . . . . 28-13

28.4.4 Receive Descriptor Active Registers (RDAR0 & RDAR1). . . . . . . . . . . . . . . 28-14

28.4.5 Transmit Descriptor Active Registers (TDAR0 & TDAR1). . . . . . . . . . . . . . . 28-15

28.4.6 Ethernet Control Registers (ECR0 & ECR1) . . . . . . . . . . . . . . . . . . . . . . . . . 28-15

28.4.7 MII Management Frame Registers (MMFR0 & MMFR1). . . . . . . . . . . . . . . . 28-16

28.4.8 MII Speed Control Registers (MSCR0 & MSCR1). . . . . . . . . . . . . . . . . . . . . 28-18

28.4.9 MIB Control Registers (MIBC0 & MIBC1) . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-19

28.4.10 Receive Control Registers (RCR0 & RCR1) . . . . . . . . . . . . . . . . . . . . . . . . . 28-19

28.4.11 Transmit Control Registers (TCR0 & TCR1) . . . . . . . . . . . . . . . . . . . . . . . . . 28-21

28.4.12 Physical Address Lower Registers (PALR0 & PALR1) . . . . . . . . . . . . . . . . . 28-22

28.4.13 Physical Address Upper Registers (PAUR0 & PAUR1) . . . . . . . . . . . . . . . . 28-23

28.4.14 Opcode/Pause Duration Registers (OPD0 & OPD1). . . . . . . . . . . . . . . . . . . 28-23

28.4.15 Descriptor Individual Upper Address Registers (IAUR0 & IAUR1) . . . . . . . . 28-24

28.4.16 Descriptor Individual Lower Address Registers (IALR0 & IALR1). . . . . . . . . 28-24

28.4.17 Descriptor Group Upper Address Registers (GAUR0 & GAUR1) . . . . . . . . . 28-25

28.4.18 Descriptor Group Lower Address Registers (GALR0 & GALR1) . . . . . . . . . 28-25

28.4.19 Transmit FIFO Watermark Registers (TFWR0 & TFWR1) . . . . . . . . . . . . . . 28-26

28.4.20 FIFO Receive Bound Registers (FRBR0 & FRBR1) . . . . . . . . . . . . . . . . . . . 28-26

28.4.21 FIFO Receive Start Registers (FRSR0 & FRSR1) . . . . . . . . . . . . . . . . . . . . 28-27

28.4.22 Receive Descriptor Ring Start Registers (ERDSR0 & ERDSR1) . . . . . . . . . 28-27

28.4.23 Transmit Buffer Descriptor Ring Start Registers (ETSDR0 & ETSDR1) . . . . 28-28

28.4.24 Receive Buffer Size Registers (EMRBR0 & EMRBR1). . . . . . . . . . . . . . . . . 28-28

28.5 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-29

28.5.1 Buffer Descriptors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-29

28.5.2 Initialization Sequence. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-34

28.5.3 User Initialization (Prior to Setting ECRn[ETHER_EN]) . . . . . . . . . . . . . . . . 28-35

28.5.4 Microcontroller Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-36

28.5.5 User Initialization (After Setting ECRn[ETHER_EN]) . . . . . . . . . . . . . . . . . . 28-36

28.5.6 Network Interface Options. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-36

28.5.7 FEC Frame Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-38

28.5.8 FEC Frame Reception. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-39

28.5.9 E

thernet Address Recognition. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-40

28.5.10 Hash Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-42

28.5.11 Full Duplex Flow Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-45

28.5.12 Inter-Packet Gap (IPG) Time. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-46

28.5.13 Collision Managing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-46

28.5.14 MII Internal and External Loopback. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-46

28.5.15 RMII Loopback. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-47

28.5.16 RMII Echo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-47

28.5.17 Ethernet Error-Managing Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28-47

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xx Freescale Semiconductor

Chapter 29

Synchronous Serial Interface (SSI)

29.1 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-1

29.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-2

29.1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-3

29.1.3 Modes of Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-3

29.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-5

29.2.1 SSI_CLKIN — SSI Clock Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-5

29.2.2 SSI_BCLK — Serial Bit Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-5

29.2.3 SSI_MCLK — Serial Master Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-5

29.2.4 SSI_FS — Serial Frame Sync. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-5

29.2.5 SSI_RXD — Serial Receive Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-5

29.2.6 SSI_TXD — Serial Transmit Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-6

29.3 Memory Map/Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-7

29.3.1 SSI Transmit Data Registers 0 and 1 (SSI_TX0/1) . . . . . . . . . . . . . . . . . . . . 29-8

29.3.2 SSI Transmit FIFO 0 and 1 Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-9

29.3.3 SSI Transmit Shift Register (TXSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-9

29.3.4 SSI Receive Data Registers 0 and 1 (SSI_RX0/1). . . . . . . . . . . . . . . . . . . . 29-11

29.3.5 SSI Receive FIFO 0 and 1 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-11

29.3.6 SSI Receive Shift Register (RXSR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-11

29.3.7 SSI Control Register (SSI_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-13

29.3.8 SSI Interrupt Status Register (SSI_ISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-15

29.3.9 SSI Interrupt Enable Register (SSI_IER). . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-21

29.3.10 SSI Transmit Configuration Register (SSI_TCR). . . . . . . . . . . . . . . . . . . . . . 29-23

29.3.11 SSI Receive Configuration Register (SSI_RCR). . . . . . . . . . . . . . . . . . . . . . 29-24

29.3.12 SSI Clock Control Register (SSI_CCR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-25

29.3.13 SSI FIFO Control/Status Register (SSI_FCSR). . . . . . . . . . . . . . . . . . . . . . . 29-27

29.3.14 SSI AC97 Control Register (SSI_ACR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-28

29.3.15 SSI AC97 Command Address Register (SSI_ACADD). . . . . . . . . . . . . . . . . 29-29

29.3.16

SSI AC97 Command Data Register (SSI_ACDAT). . . . . . . . . . . . . . . . . . . . 29-30

29.3.17 SSI AC97 Tag Register (SSI_ATAG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-30

29.3.18 SSI Transmit Time Slot Mask Register (SSI_TMASK) . . . . . . . . . . . . . . . . . 29-31

29.3.19 SSI Receive Time Slot Mask Register (SSI_RMASK). . . . . . . . . . . . . . . . . . 29-31

29.3.20 SSI AC97 Channel Status Register (SSI_ACCSR). . . . . . . . . . . . . . . . . . . . 29-32

29.3.20 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-32

29.3.21 SSI AC97 Channel Enable Register (SSI_ACCEN) . . . . . . . . . . . . . . . . . . . 29-32

29.3.21 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-32

29.3.22 SSI AC97 Channel Disable Register (SSI_ACCDIS) . . . . . . . . . . . . . . . . . . 29-33

29.3.22 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-33

29.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-33

29.4.1 Detailed Operating Mode Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-33

29.4.2 SSI Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29-45

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