ST SPC58 4B Line - 32 bit Power Architecture automotive MCU z4 core 120 MHz, 2 MBytes Flash, HSM, ASIL-B Reference guide

April 2021 RM0449 Rev 4 1/2586

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RM0449

Reference manual

SPC58 4B Line - 32 bit Power Architecture automotive MCU

z4 core 120 MHz, 2 MBytes Flash, HSM, ASIL-B

Overview

The SPC584Bx is a family of Power Architecture based microcontrollers that targets

automotive vehicle body and gateway applications such as:

•Central body controller

•Smart junction box

•Mid and high end gateway

The SPC584Bx belong to a wide family of automotive microcontroller products which offers

the scalability needed to implement platform approaches and delivers the performance and

features required by increasingly sophisticated body applications.

It is available as single or symmetrical dual core and operates at speeds of up to 120 MHz

enabling the customer to adjust the performance and consumption to the application needs.

The versatile low power modes available on SPC56 body MCU have been extended with a

Smart Standby Wake-up Unit reducing further the average consumption in low power

conditions.

A large variety and number of communication interfaces like ISO CAN-FD, Ethernet with

AVB are available as well as new features for security (HSM) and safety (ASIL-B)

requirements.

It also capitalizes on the nominal available development infrastructure of current Power

Architecture devices and is supported with software drivers, operating systems and

configuration code to assist with users implementations.

The information in this book is subject to change without notice, as described in the

disclaimer. As with any technical documentation, it is the readers’ responsibility to ensure

they have the most current version of this document.

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Audience

This manual is intended for system software and hardware developers and applications

programmers who want to develop products with the SPC584Bx device. It is assumed that

the reader understands operating systems, microprocessor system design, basic principles

of software and hardware, and basic details of the Power Architecture.

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Contents RM0449

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Contents

1 Preface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

1.1 Document organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

1.2 Register conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

1.3 Acronyms and abbreviations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

1.4 Reference documents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

2.1 SPC584Bx microcontroller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

2.1.1 Core features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

2.1.2 Memory hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

2.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

2.3 Feature list . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

2.4 Packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

2.5 Software debug and calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

2.6 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

3 Embedded memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

3.2 SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

3.2.1 System SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

3.2.2 Processor core local RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

3.3 Embedded Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

3.3.1 Flash memory controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

3.3.2 Flash memory array . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

3.4 End-to-end Error Correction Code (e2eECC) . . . . . . . . . . . . . . . . . . . . . 70

3.5 Security features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

4 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

4.1 Production packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

4.2 Package pinouts/ballouts and pin/ball descriptions . . . . . . . . . . . . . . . . . 74

5 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

5.1 Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

RM0449 Rev 4 3/2586

RM0449 Contents

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5.2 System memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

5.3 Local memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

5.4 Security module memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

5.5 Peripheral memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

5.6 UTest memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

6 Functional safety . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

6.2 Safety overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

6.3 Module categorization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

6.4 System implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

6.4.1 General concept . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

6.4.2 Common Cause Failure measures . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

6.4.3 ECC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

7 Device configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

7.2 Core modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

7.3 System modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .110

7.3.1 SIUL2 configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

7.3.2 Crossbar switch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

7.3.3 System Memory Protection Unit (SMPU) configuration . . . . . . . . . . . . 113

7.3.4 Peripheral bridge configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

7.3.5 Interrupt controller (INTC) configuration . . . . . . . . . . . . . . . . . . . . . . . 116

7.3.6 DMA controller configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

7.3.7 DMACHMUX configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

7.3.8 Platform Configuration Module (PCM) configuration . . . . . . . . . . . . . . 138

7.3.9 Wakeup unit (WKPU) configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

7.3.10 Crossbar integrity checker (XBIC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

7.3.11 Body Cross Triggering Unit (BCTU) configuration . . . . . . . . . . . . . . . . 147

7.3.12 SSWU configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

7.4 Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

7.5 Memories and memory interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

7.5.1 Flash memory controller (PFLASH) configuration . . . . . . . . . . . . . . . . 150

7.5.2 Decorated Storage Memory Controller (DSMC) . . . . . . . . . . . . . . . . . 151

7.6 Analog modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

Contents RM0449

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7.6.1 SARADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

7.7 Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

7.7.1 System Timer Module (STM) configuration . . . . . . . . . . . . . . . . . . . . . 152

7.7.2 Software Watchdog Timer (SWT) configuration . . . . . . . . . . . . . . . . . . 152

7.7.3 PIT configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

7.8 Communication interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

7.8.1 Ethernet configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

7.8.2 CAN subsystem configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

7.8.3 DSPI configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

7.8.4 LinFlexD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

7.9 Reset and Boot modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

7.9.1 BAF configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

7.9.2 System Status and Configuration Module (SSCM) configuration . . . . 163

7.10 Safety modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

7.10.1 CRC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

7.10.2 MEMU configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

7.10.3 FCCU configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178

7.10.4 Register protection (REG_PROT) configuration . . . . . . . . . . . . . . . . . 180

7.10.5 STCU2 configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

7.11 Security modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

7.11.1 Password and Device Security Module (PASS) configuration . . . . . . . 191

7.11.2 Tamper Detection Module (TDM) configuration . . . . . . . . . . . . . . . . . . 196

8 Reset and Boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203

8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203

8.1.1 TEST flash memory block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203

8.1.2 UTEST flash memory block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203

8.1.3 Boot Assist Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203

8.2 Modules used in reset sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

8.2.1 Power Management Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

8.2.2 Reset Generation Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

8.2.3 Mode Entry module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

8.2.4 System Status and Configuration Module . . . . . . . . . . . . . . . . . . . . . . 205

8.2.5 Self-Test Control Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

8.3 Reset sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

8.3.1 Power-on and the Reset Generation Module . . . . . . . . . . . . . . . . . . . 205

RM0449 Rev 4 5/2586

RM0449 Contents

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8.3.2 Power-up phase: power stabilization . . . . . . . . . . . . . . . . . . . . . . . . . . 208

8.3.3 PHASE0 Phase: analog supply initial configuration . . . . . . . . . . . . . . 209

8.3.4 PHASE1[DEST] Phase: temporization and monitoring setup . . . . . . . 209

8.3.5 PHASE2[DEST] Phase: flash initial configuration . . . . . . . . . . . . . . . . 209

8.3.6 PHASE3[DEST] Phase: device configuration . . . . . . . . . . . . . . . . . . . 210

8.3.7 IDLE[DEST] Phase: self-test execution . . . . . . . . . . . . . . . . . . . . . . . . 211

8.3.8 PHASE1[FUNC] Phase: temporization and monitoring setup . . . . . . . 211

8.3.9 PHASE2[FUNC] Phase: flash initial configuration . . . . . . . . . . . . . . . . 212

8.3.10 PHASE3[FUNC] Phase: device configuration monitoring . . . . . . . . . . 212

8.3.11 IDLE[FUNC] Phase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

8.3.12 System start-up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

8.3.13 Waking-up other CPUs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

8.3.14 BAF Bootloader . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

9 Device Configuration Format (DCF) Records . . . . . . . . . . . . . . . . . . . 221

9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221

9.2 DCF clients . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221

9.3 DCF records . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222

9.3.1 UTEST DCF records . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

9.4 DCF client table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226

9.4.1 DCF client list . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227

9.4.2 BAF configuration DCF register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

9.4.3 Miscellaneous DCF registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

10 Power management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242

10.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242

10.1.1 Power management framework . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243

10.1.2 Power management supply description . . . . . . . . . . . . . . . . . . . . . . . . 243

10.1.3 Power management controller overview . . . . . . . . . . . . . . . . . . . . . . . 244

10.2 Low power mode support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

10.2.1 Low power mode (HALT/STOP/STANDBY) . . . . . . . . . . . . . . . . . . . . . 247

10.3 Flash power requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

10.4 Device trimming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

10.5 Supply monitoring (POR and LVDs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

10.5.1 Power-on reset (POR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

10.5.2 Behavior of device LVD / HVD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

Contents RM0449

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10.5.3 Voltage detections (MVDs, LVDs, HVDs, UVDs) . . . . . . . . . . . . . . . . . 249

10.6 Power sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252

10.6.1 Power-up sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253

10.6.2 Power-down sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257

10.6.3 Brown-out management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257

10.6.4 Low voltage requirement during crank . . . . . . . . . . . . . . . . . . . . . . . . . 258

11 Smart Stand-by Wake-up Unit (SSWU) . . . . . . . . . . . . . . . . . . . . . . . . 259

11.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

11.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

11.3 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260

11.4 Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262

11.5 Memory map and register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . 263

11.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263

11.5.2 Trigger generator subunit input selection register (TGSISR) . . . . . . . . 265

11.5.3 Trigger generator subunit control register (TGSCR) . . . . . . . . . . . . . . 265

11.5.4 Trigger compare register 0–7 (TCR0–TCR7) . . . . . . . . . . . . . . . . . . . 266

11.5.5 TGS counter compare register (TGSCCR) . . . . . . . . . . . . . . . . . . . . . 267

11.5.6 TGS counter reload register (TGSCRR) . . . . . . . . . . . . . . . . . . . . . . . 267

11.5.7 Commands list control register 1 (CLCR1) . . . . . . . . . . . . . . . . . . . . . 268

11.5.8 Commands list control register 2 (CLCR2) . . . . . . . . . . . . . . . . . . . . . 268

11.5.9 Trigger handler control register 1 (THCR1) . . . . . . . . . . . . . . . . . . . . . 269

11.5.10 Trigger handler control register 2 (THCR2) . . . . . . . . . . . . . . . . . . . . . 270

11.5.11 Commands list register 1–32 (CLR1–CLR32) . . . . . . . . . . . . . . . . . . . 271

11.5.12 Cross triggering unit control register (CTUCR) . . . . . . . . . . . . . . . . . . 275

11.5.13 Double buffered registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

11.6 SSWU module descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

11.6.1 Stand-by eCTU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

11.6.2 CD (Command Dispatcher) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

11.6.3 ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283

11.6.4 OPC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285

11.6.5 PDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

11.6.6 TU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287

11.7 SSWU Configuration example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

11.7.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

11.7.2 Registers configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

RM0449 Rev 4 7/2586

RM0449 Contents

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12 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

12.1 Basic security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

12.2 Advanced security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

12.3 Detailed security information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292

13 Debug and Trace . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293

13.1 Core debug support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293

13.2 Run control and memory access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293

13.2.1 Debug and Calibration Interface (DCI) . . . . . . . . . . . . . . . . . . . . . . . . 294

13.2.2 JTAG Controller (JTAGC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

13.2.3 Compact JTAG (CJTAG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

13.2.4 JTAG Data Communication (JDC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

13.2.5 Sequence Processing Unit (SPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

13.2.6 JTAG Master (JTAGM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

13.2.7 Debug LFAST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

13.2.8 Development Trigger Semaphore (DTS) . . . . . . . . . . . . . . . . . . . . . . . 308

13.3 Debug over CAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

13.4 Nexus Trace interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

13.4.1 Nexus Port Controller (NPC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311

13.5 Nexus clients . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .311

13.5.1 e200z420 Nexus 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312

13.5.2 Nexus Crossbar Multi-master Client (NXMC) . . . . . . . . . . . . . . . . . . . 312

14 e200z4d Core Complex Description . . . . . . . . . . . . . . . . . . . . . . . . . . 314

14.1 Overview of the e200z420n3 core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

14.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315

14.3 Microarchitecture summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315

14.3.1 Instruction unit features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

14.3.2 Integer unit features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

14.3.3 Load/Store unit features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

14.3.4 MPU features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

14.3.5 Cache features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319

14.3.6 Local memory features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319

14.3.7 e200z420n3 system bus features . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319

15 Core (z420n3) Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

Contents RM0449

8/2586 RM0449 Rev 4

15.1 Overview of the Core (z420n3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

15.2 Register Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

15.3 Dual Issue Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

15.4 Reservation Instructions and Cache Interactions . . . . . . . . . . . . . . . . . . 324

15.5 Signal Processing Extension / Embedded Floating-point Status and Control

Register (SPEFSCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

15.6 Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327

15.6.1 Cache Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327

15.6.2 L1 Cache Control and Status Register 0 (L1CSR0) . . . . . . . . . . . . . . 327

15.6.3 L1 Cache Control and Status Register 1 (L1CSR1) . . . . . . . . . . . . . . 330

15.6.4 L1 Cache Configuration Register 0 (L1CFG0) . . . . . . . . . . . . . . . . . . . 332

15.6.5 L1 Cache Configuration Register 1 (L1CFG1) . . . . . . . . . . . . . . . . . . . 333

15.6.6 Data Cache Software Coherency . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334

15.6.7 Data Cache Hardware Coherency . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334

15.6.8 Cache Invalidate by Set and Way . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334

15.6.9 Cache EDC/ECC Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336

15.6.10 Cache Error Injection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337

15.7 Exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337

15.7.1 Exception Syndrome Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339

15.7.2 Machine State Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340

15.7.3 Machine Check Syndrome Register (MCSR) . . . . . . . . . . . . . . . . . . . 341

15.7.4 Interrupt Vector Prefix Registers (IVPR) . . . . . . . . . . . . . . . . . . . . . . . 344

15.7.5 Interrupt Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345

15.8 MPU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354

15.8.1 MPU Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354

15.8.2 Software Interface and MPU Instructions . . . . . . . . . . . . . . . . . . . . . . 354

15.8.3 MPU Read Entry Instruction (mpure) . . . . . . . . . . . . . . . . . . . . . . . . . . 354

15.8.4 MPU Write Entry Instruction (mpuwe) . . . . . . . . . . . . . . . . . . . . . . . . . 355

15.8.5 MPU Synchronize Instruction (mpusync) . . . . . . . . . . . . . . . . . . . . . . . 355

15.8.6 MMU/MPU Configuration Register (MMUCFG) . . . . . . . . . . . . . . . . . . 356

15.8.7 MPU0 Configuration Register (MPU0CFG) . . . . . . . . . . . . . . . . . . . . . 356

15.8.8 MPU0 Control and Status Register 0 (MPU0CSR0) . . . . . . . . . . . . . . 357

15.8.9 MPU Assist Registers (MAS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360

15.8.10 MAS Registers Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365

15.9 Local memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365

15.9.1 Local instruction and data memory overview . . . . . . . . . . . . . . . . . . . . 365

RM0449 Rev 4 9/2586

RM0449 Contents

57

15.9.2 Local memory control and configuration . . . . . . . . . . . . . . . . . . . . . . . 365

15.10 End-to-End ECC support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373

15.10.1 e2eECC control and configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373

16 System Integration Unit Lite2 (SIUL2) . . . . . . . . . . . . . . . . . . . . . . . . . 377

16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377

16.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377

16.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379

16.1.3 Register protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379

16.2 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . 380

16.2.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380

16.2.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381

16.2.3 Multiplexed Signal Configuration Registers . . . . . . . . . . . . . . . . . . . . . 398

16.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399

16.3.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399

16.3.2 Pad control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400

16.3.3 General purpose input or output pads (GPIO) . . . . . . . . . . . . . . . . . . . 400

16.3.4 External interrupts/DMA requests (EIRQ pins) . . . . . . . . . . . . . . . . . . 401

17 Crossbar switch (XBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405

17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405

17.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405

17.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405

17.3.1 XBAR Priority Registers Slave (XBAR_PRSn) . . . . . . . . . . . . . . . . . . 406

17.3.2 XBAR Control Register (XBAR_CRSn) . . . . . . . . . . . . . . . . . . . . . . . . 409

17.3.3 Master General Purpose Control Register (XBAR_MGPCRn) . . . . . . 410

17.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .411

17.4.1 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411

17.4.2 Register coherency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 412

17.4.3 Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 412

17.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413

18 Crossbar Integrity Checker (XBIC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 414

18.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414

18.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414

18.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 415

Contents RM0449

10/2586 RM0449 Rev 4

18.4 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416

18.5 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416

18.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416

18.5.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417

18.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422

19 Peripheral Bridge (PBRIDGE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425

19.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425

19.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425

19.1.2 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425

19.2 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425

19.2.1 Master Privilege Register A (MPRA) . . . . . . . . . . . . . . . . . . . . . . . . . . 427

19.2.2 Master Privilege Register B (MPRB) . . . . . . . . . . . . . . . . . . . . . . . . . . 428

19.2.3 Peripheral Access Control Register (PACRx) . . . . . . . . . . . . . . . . . . . 429

19.2.4 Off-Platform Peripheral Access Control Registers (OPACRx) . . . . . . . 431

19.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435

19.3.1 Access support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435

20 System Memory Protection Unit (SMPU) . . . . . . . . . . . . . . . . . . . . . . 436

20.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436

20.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436

20.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 437

20.4 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438

20.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438

20.4.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 439

20.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

20.5.1 Access evaluation macro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446

20.5.2 Putting it all together and error terminations . . . . . . . . . . . . . . . . . . . . 447

20.6 Initialization information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448

20.7 Application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448

21 Intelligent AHB Gasket (IAHBG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449

21.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449

21.2 Timing modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449

21.2.1 1:1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449

21.2.2 2:1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449

RM0449 Rev 4 11/2586

RM0449 Contents

57

21.2.3 1:2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 450

22 Interrupt Controller (INTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451

22.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451

22.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451

22.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453

22.4 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453

22.4.1 Software vector mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453

22.4.2 Hardware vector mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454

22.5 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454

22.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454

22.5.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455

22.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461

22.6.1 Interrupt request sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461

22.6.2 Priority management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462

22.6.3 Handshaking with processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463

22.7 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465

22.7.1 Initialization flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465

22.7.2 Interrupt exception handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466

22.7.3 ISR, RTOS, and task hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 468

22.7.4 Order of execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469

22.7.5 Priority ceiling protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470

22.7.6 Selecting priorities according to request rates and deadlines . . . . . . . 473

22.7.7 Software-settable interrupt requests . . . . . . . . . . . . . . . . . . . . . . . . . . 473

22.7.8 Lowering priority within an ISR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474

22.7.9 Negating an interrupt request outside of its ISR . . . . . . . . . . . . . . . . . 474

22.7.10 Examining LIFO contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475

22.8 Interrupt sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475

23 Enhanced Direct Memory Access (eDMA) . . . . . . . . . . . . . . . . . . . . . 476

23.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 476

23.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 476

23.2 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477

23.2.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 477

23.2.2 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 478

23.2.3 Wait mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 478

Contents RM0449

12/2586 RM0449 Rev 4

23.3 Memory map/register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 478

23.3.1 Control Register (eDMA_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 480

23.3.2 Error Status Register (eDMA_ES) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 482

23.3.3 Enable Request Register Low (eDMA_ERQL) . . . . . . . . . . . . . . . . . . 483

23.3.4 Enable Error Interrupt Register Low (eDMA_EEIL) . . . . . . . . . . . . . . . 484

23.3.5 Set Enable Request Register (eDMA_SERQ) . . . . . . . . . . . . . . . . . . . 485

23.3.6 Clear Enable Request Register (eDMA_CERQ) . . . . . . . . . . . . . . . . . 485

23.3.7 Set Enable Error Interrupt Register (eDMA_SEEI) . . . . . . . . . . . . . . . 486

23.3.8 Clear Enable Error Interrupt Register (eDMA_CEEI) . . . . . . . . . . . . . 487

23.3.9 Clear Interrupt Request Register (eDMA_CINT) . . . . . . . . . . . . . . . . . 487

23.3.10 Clear Error Register (eDMA_CERR) . . . . . . . . . . . . . . . . . . . . . . . . . . 488

23.3.11 Set START Bit Register (eDMA_SSRT) . . . . . . . . . . . . . . . . . . . . . . . . 488

23.3.12 Clear DONE Status Bit Register (eDMA_CDNE) . . . . . . . . . . . . . . . . 489

23.3.13 Interrupt Request Register Low (eDMA_INTL) . . . . . . . . . . . . . . . . . . 490

23.3.14 Error Register Low (eDMA_ERRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . 490

23.3.15 Hardware Request Status Register Low (eDMA_HRSL) . . . . . . . . . . . 491

23.3.16 Channel n Priority Register (eDMA_DCHPRIn) . . . . . . . . . . . . . . . . . . 492

23.3.17 Channel n Master ID Register (eDMA_DCHMIDn) . . . . . . . . . . . . . . . 493

23.3.18 TCD Source Address (eDMA_TCDn_SADDR) . . . . . . . . . . . . . . . . . . 494

23.3.19 TCD Transfer Attributes (eDMA_TCDn_ATTR) . . . . . . . . . . . . . . . . . . 494

23.3.20 TCD Signed Source Address Offset (eDMA_TCDn_SOFF) . . . . . . . . 495

23.3.21 TCD Minor Byte Count (Minor Loop Disabled)

(eDMA_TCDn_NBYTES_MLNO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496

23.3.22 TCD Signed Minor Loop Offset (Minor Loop Enabled and Offset

Disabled) (eDMA_TCDn_NBYTES_MLOFFNO) . . . . . . . . . . . . . . . . . 497

23.3.23 TCD Signed Minor Loop Offset (Minor Loop and Offset Enabled)

(eDMA_TCDn_NBYTES_MLOFFYES) . . . . . . . . . . . . . . . . . . . . . . . . 498

23.3.24 TCD Last Source Address Adjustment (eDMA_TCDn_SLAST) . . . . . 499

23.3.25 TCD Destination Address (eDMA_TCDn_DADDR) . . . . . . . . . . . . . . . 499

23.3.26 TCD Current Minor Loop Link, Major Loop Count (Channel

Linking Enabled) (eDMA_TCDn_CITER_ELINKYES) . . . . . . . . . . . . . 500

23.3.27 TCD Current Minor Loop Link, Major Loop Count (Channel

Linking Disabled) (eDMA_TCDn_CITER_ELINKNO) . . . . . . . . . . . . . 501

23.3.28 TCD Signed Destination Address Offset (eDMA_TCDn_DOFF) . . . . . 501

23.3.29 TCD Last Destination Address Adjustment/Scatter Gather

Address (eDMA_TCDn_DLASTSGA) . . . . . . . . . . . . . . . . . . . . . . . . . 502

23.3.30 TCD Beginning Minor Loop Link, Major Loop Count (Channel

Linking Enabled) (eDMA_TCDn_BITER_ELINKYES) . . . . . . . . . . . . . 503

RM0449 Rev 4 13/2586

RM0449 Contents

57

23.3.31 TCD Beginning Minor Loop Link, Major Loop Count (Channel

Linking Disabled) (eDMA_TCDn_BITER_ELINKNO) . . . . . . . . . . . . . 504

23.3.32 TCD Control and Status (eDMA_TCDn_CSR) . . . . . . . . . . . . . . . . . . 504

23.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507

23.4.1 eDMA microarchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507

23.4.2 eDMA basic data flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508

23.4.3 Error reporting and handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511

23.4.4 Channel preemption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513

23.4.5 eDMA performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 513

23.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 516

23.5.1 eDMA initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 516

23.5.2 DMA programming errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 518

23.5.3 DMA Arbitration mode considerations . . . . . . . . . . . . . . . . . . . . . . . . . 519

23.5.4 DMA transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 520

23.5.5 eDMA TCDn status monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523

23.5.6 Channel linking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 524

23.5.7 Dynamic programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 525

24 DMA channel multiplexer (DMACHMUX) . . . . . . . . . . . . . . . . . . . . . . . 529

24.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529

24.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529

24.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 530

24.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 530

24.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 530

24.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 530

24.3.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 530

24.3.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 531

24.4 DMACHMUX functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 532

24.4.1 DMA channels with periodic triggering capability . . . . . . . . . . . . . . . . . 532

24.4.2 DMA channels with no triggering capability . . . . . . . . . . . . . . . . . . . . . 534

24.4.3 “Always Enabled” DMA sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 534

24.5 Initialization/Application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 535

24.5.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 535

24.5.2 Enabling and configuring sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . 535

25 Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 540

25.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 540

Contents RM0449

14/2586 RM0449 Rev 4

25.2 Clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 540

25.2.1 STAND-BY Domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 542

25.2.2 MC_CGM registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 543

25.3 System clock frequency limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . 544

25.3.1 JTAG frequencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 546

25.4 Default clock configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 546

25.5 Clock sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 547

25.5.1 PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 547

25.5.2 External oscillator (XOSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551

25.5.3 16 MHz internal RC oscillator (IRCOSC) . . . . . . . . . . . . . . . . . . . . . . 553

25.6 Peripheral clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 553

25.6.1 HSM clock divider . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 554

25.6.2 LFAST clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555

25.6.3 Ethernet clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 556

25.6.4 M_CAN clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 557

25.6.5 System Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 557

25.7 Clock monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 557

25.7.1 CMU configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 558

25.7.2 PLL0 monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560

25.7.3 External oscillator (XOSC) monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . 560

25.7.4 Internal RC oscillator (IRCOSC) monitor . . . . . . . . . . . . . . . . . . . . . . . 560

25.7.5 System clock monitors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560

25.8 Loss of system clock behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560

25.8.1 Loss of PLL/XOSC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560

25.8.2 Loss of IRCOSC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 561

25.9 Progressive clock switching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 561

26 Dual PLL digital interface (PLLDIG) . . . . . . . . . . . . . . . . . . . . . . . . . . . 562

26.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 562

26.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 562

26.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 563

26.4 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 563

26.4.1 Normal mode with reference, PLL0 or both PLLs enabled . . . . . . . . . 563

26.5 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564

26.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564

26.5.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564

RM0449 Rev 4 15/2586

RM0449 Contents

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26.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 573

26.6.1 Input clock frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 573

26.6.2 Clock configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 574

26.6.3 Frequency modulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575

26.7 Initialization information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 577

27 Clock Monitor Unit (CMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579

27.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579

27.1.1 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579

27.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579

27.3 Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580

27.4 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580

27.4.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 581

27.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 586

27.5.1 Frequency meter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 586

27.5.2 CLKMN0_RMT supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 586

27.5.3 CLKMN1 supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 586

28 Clock Generation Module (MC_CGM) . . . . . . . . . . . . . . . . . . . . . . . . . 588

28.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 588

28.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 588

28.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 590

28.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 590

28.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 590

28.3.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 592

28.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 634

28.4.1 System clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 634

28.4.2 Auxiliary clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 638

28.4.3 Dividers functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 640

29 OSC digital interface (XOSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 644

29.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 644

29.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 644

29.2.1 Oscillator power-down control and status . . . . . . . . . . . . . . . . . . . . . . 644

29.2.2 Oscillator startup delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 644

29.2.3 Oscillator clock available interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . 645

Contents RM0449

16/2586 RM0449 Rev 4

29.2.4 Oscillator bypass mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 645

29.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 646

29.3.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 646

30 IRCOSC digital interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 648

30.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 648

30.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 648

30.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 648

30.3.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 649

31 LPRC digital interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 652

31.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 652

31.2 Low Power RC oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 652

31.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 652

31.3.1 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 653

32 OSC32K digital interface (OSC32K) . . . . . . . . . . . . . . . . . . . . . . . . . . . 654

32.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 654

32.2 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 654

32.2.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 655

32.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 656

33 Platform RAM controller AHB (PRAMC_AHB) . . . . . . . . . . . . . . . . . . 657

33.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 657

33.2 SRAM controller memory map and register definitions . . . . . . . . . . . . . 658

33.2.1 Registers description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 658

33.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 660

33.3.1 Read/Write introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 660

33.3.2 Writes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 660

33.4 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 661

33.5 Safety considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 661

33.5.1 Hsiao ECC algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 661

33.5.2 Transaction monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 664

34 Flash memory controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666

34.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666

RM0449 Rev 4 17/2586

RM0449 Contents

57

34.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666

34.3 Block diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666

34.4 Flash memory controller memory map . . . . . . . . . . . . . . . . . . . . . . . . . . 667

34.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 667

34.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 679

34.5.1 Basic interface protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 680

34.5.2 Access protections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 680

34.5.3 Read cycles – buffer miss . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 680

34.5.4 Read cycles – buffer hit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 680

34.5.5 Error termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 681

34.5.6 Flash error response operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 681

34.5.7 Security module exclusive control . . . . . . . . . . . . . . . . . . . . . . . . . . . . 681

34.5.8 Access pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 682

34.5.9 Line read buffers and prefetch operation . . . . . . . . . . . . . . . . . . . . . . . 682

34.5.10 Instruction/Data prefetch triggering . . . . . . . . . . . . . . . . . . . . . . . . . . . 683

34.5.11 Per-Master prefetch triggering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684

34.5.12 Buffer allocation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684

34.5.13 Safety considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684

34.5.14 e2eECC on data Flash accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . 686

34.5.15 Array integrity considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 686

35 Embedded Flash Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 687

35.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 687

35.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 687

35.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689

35.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 690

35.2 Flash memory map and description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 690

35.2.1 Flash array memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 690

35.3 Register memory maps and descriptions . . . . . . . . . . . . . . . . . . . . . . . . 693

35.3.1 Register memory maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693

35.3.2 User register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 695

35.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 749

35.4.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 749

35.4.2 Power-down mode (Disable mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . 750

35.4.3 Low-power mode (Sleep mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 750

35.4.4 Read mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 751

Contents RM0449

18/2586 RM0449 Rev 4

35.4.5 Modify mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 754

35.4.6 Alternate program and erase interface . . . . . . . . . . . . . . . . . . . . . . . . 761

35.4.7 User Test mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 763

35.4.8 Protection strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 768

36 Flash Memory Programming and Configuration . . . . . . . . . . . . . . . . 770

36.1 Selection of Flash memory blocks for erase . . . . . . . . . . . . . . . . . . . . . 771

36.2 Non-secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 772

36.3 Secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 772

36.3.1 Implementing secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . 774

36.3.2 Overriding secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 776

36.4 Secure read protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 778

36.4.1 Implementing secure read protection . . . . . . . . . . . . . . . . . . . . . . . . . 779

36.4.2 Overriding secure read protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 781

36.5 Debug port enable/disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 782

36.6 Tamper detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 782

36.6.1 Implementing tamper detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 783

36.6.2 Creating the tamper detect diary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 783

36.6.3 Assigning blocks to Tamper Detection Regions (TDRs) . . . . . . . . . . . 784

36.6.4 Overriding tamper detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 785

36.7 Implementing OTP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 786

36.8 Implementing test mode disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 786

36.8.1 Unconditional test mode disable seal . . . . . . . . . . . . . . . . . . . . . . . . . 786

36.8.2 Passcode-protected test mode disable seal . . . . . . . . . . . . . . . . . . . . 787

36.8.3 Selecting Flash memory blocks for test mode disable seal . . . . . . . . . 787

36.9 Security configuration planning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 788

36.9.1 Hardware Security Module (HSM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 788

36.9.2 Creating password groups . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 788

36.9.3 Planning secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 789

36.9.4 Planning secure read protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 789

36.9.5 Planning debug port enable/disable . . . . . . . . . . . . . . . . . . . . . . . . . . 789

36.9.6 Planning OTP Flash memory block assignment . . . . . . . . . . . . . . . . . 789

36.9.7 Planning factory test mode disable . . . . . . . . . . . . . . . . . . . . . . . . . . . 789

37 Decorated Storage Memory Controller (DSMC) . . . . . . . . . . . . . . . . . 790

37.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 790

RM0449 Rev 4 19/2586

RM0449 Contents

57

37.2 Decorated Stores: st[b,h,w]d{cb}x rS,rB,rA . . . . . . . . . . . . . . . . . . . . . . 792

37.2.1 Bit Field Insert (BFINS) into an 8, 16 or 32-bit Memory Container . . . 792

37.2.2 Compare-and-Store (CAST) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 794

37.2.3 Logical AND (AND) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 794

37.2.4 Logical OR (OR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 795

37.2.5 Logical Exclusive-OR (XOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 795

37.3 Decorated Loads: l[b,h,w]d{cb}x rT,rB,rA . . . . . . . . . . . . . . . . . . . . . . . . 795

37.3.1 Simple Load (SLD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 796

37.3.2 Registers-and-Memory Exchange (SWAP) . . . . . . . . . . . . . . . . . . . . . 796

37.3.3 Load-and-Set-1(Bit) (LAS1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 797

37.4 DSMC Instantiations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 797

38 Analog-to-Digital Converters (ADC) Configuration . . . . . . . . . . . . . . 798

38.1 ADC overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 798

38.1.1 ADC subsystem block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 799

38.1.2 Analog input pin multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 799

38.2 Configuration of ADC modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 800

38.2.1 Successive Approximation Register Analog-to-Digital

Converter (SAR ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 800

39 Successive Approximation Register

Analog-to-Digital Converter (SARADC) . . . . . . . . . . . . . . . . . . . . . . . . 811

39.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .811

39.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .811

39.3 Feature description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 812

39.3.1 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 813

39.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 813

39.4.1 Normal channel conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 814

39.4.2 Injected channel conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 815

39.4.3 Abort conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 817

39.4.4 Analog conversion timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 817

39.4.5 Cross Triggering Unit (CTU) interface . . . . . . . . . . . . . . . . . . . . . . . . . 818

39.4.6 Test channel connection with internal analog channel . . . . . . . . . . . . . 821

39.4.7 External channel mapping to internal analog channel . . . . . . . . . . . . . 821

39.4.8 Programmable analog watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 822

39.4.9 DMA functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 823

39.4.10 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 823

Contents RM0449

20/2586 RM0449 Rev 4

39.4.11 External decode signals selection and delay . . . . . . . . . . . . . . . . . . . . 824

39.4.12 Power down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 824

39.4.13 Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 825

39.4.14 Fast Comparator mode conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . 825

39.4.15 Smart standby wake up support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 826

39.5 Memory map and registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 827

39.5.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 829

39.6 Start of conversion pulse delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 873

39.7 Initialization information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 875

40 Temperature Sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 877

40.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 877

40.1.1 Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 877

40.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 877

40.2.1 Linear temperature sensor (analog output generation) . . . . . . . . . . . . 877

40.3 Temperature formula . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 878

40.3.1 Equations for converting TSENS voltages to junction temperature . . . 878

40.3.2 Equations for converting TSENS voltages into constant reference

(Digital Bandgap Voltage) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 878

41 Body Cross Triggering Unit (BCTU) . . . . . . . . . . . . . . . . . . . . . . . . . . 880

41.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 880

41.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 880

41.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 880

41.4 Memory map and register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . 880

41.4.1 Control Status Register (BCTU_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . 881

41.4.2 Event Configuration Register n (BCTU_EVTCFGRn) . . . . . . . . . . . . . 882

41.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 883

42 System Timer Module (STM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 884

42.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 884

42.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 884

42.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 884

42.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 884

42.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 884

42.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 884

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ST SPC58 4B Line - 32 bit Power Architecture automotive MCU z4 core 120 MHz, 2 MBytes Flash, HSM, ASIL-B, SPC584B60E1, SPC584B60E3, SPC584B60E5, SPC584B64E1, SPC584B64E3, SPC584B64E7, SPC584B70E1, SPC584B70E3, SPC584B70E5, SPC584B70E7 Reference guide

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