NXP 56F803X Reference guide

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Reference guide

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MC56F80XXRM
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56F802X and 56F803X Peripheral Reference Manual Addendum, Rev 2
56F802X and 56F803X Peripheral Reference Manual, Rev 3
56F802X and 56F803X Peripheral
Reference Manual
by: Microcontroller Solutions Group
© Freescale Semiconductor, Inc., 2012. All rights reserved.
Freescale Semiconductor
Reference Manual Addendum
MC56F80XXRMAD
Rev. 2, 01/2012
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This errata document describes corrections to the
56F802X and 56F803X Peripheral Reference Manual,
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56F803X Peripheral Reference Manual is Revision 3.0.
56F802X and 56F803X Peripheral
Reference Manual Addendum
by: Microcontroller Solutions Group
1 Errata for Revision 3.0 . . . . . . . . . . . . . . . . . . . . . 2
2 Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . 2
56F802X and 56F803X Peripheral Reference Manual Addendum, Rev. 2
Errata for Revision 3.0
Freescale Semiconductor2
1 Errata for Revision 3.0
2 Revision History
Table 2 provides a revision history for this document.
Table 1. 56F802X and 56F803X Peripheral Reference Manual Rev 3.0 Errata
Location Description
Section 2.7.14, “Power
Control (PWR)
Register”/Figure 2-31/Page
2-37
Change the reset value of the PWR Register (address 0xF0B4) to binary 0001 1100 1101 0111
= 0x1cd7.
Section 2.7.14.4, “Power
Status 11 (PSTS1)—Bit
11”/Page 2-38
Change the heading of the section to “Power Status 1 (PSTS1)—Bit 11”.
Section 3.4.2, “COP After
Reset”/Page 3-3
Update the text to “the COP is enabled and CTRL is set to 0x22.
Section 3.5.1.3, “COP Loss of
Reference Enable
(CLOREN)—Bit 5”/Page 3-5
Change the default value to 1.
Section 8.7.14.9 “Source 2
(SRC2)Bits
6-5”/Page 8-39
Change “SCTRL0“ to “SRC0”.
Section 14.5.5 “Quadrature
Count Mode”/Figure
14-3/Page 14-6
Update the timing diagram to the following.
Table 2. Revision History Table
Rev. Number Substantive Changes Date of Release
1.0 Not publicly released. Correct errors in the following chapters:
Chapter 2, “Analog Digital Converter (ADC)”
Chapter 3, “Computer Operating Properly (COP)”
Chapter 14, “Quad-Timer (TMR)”
09/2011
2.0 Added the timing diagram in the description column of the section 14.5.5. 01/2012
56F802X and 56F803X Peripheral Reference Manual Addendum, Rev. 2
Freescale Semiconductor 3
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MC56F80XXRMAD
Rev. 2
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16-Bit Digital Signal
Controllers (DSC)
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56F802X and 56F803X
Peripheral Reference Manual
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56F802x and 56F803x Peripheral Reference Manual, Rev. 3
Freescale Semiconductor iii
About This Manual . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xlv
Audience . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xlv
Manual Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xlv
Suggested Reading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xlvi
Manual Conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .xlvii
Pin Conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xlviii
Chapter 1
Overview
1.1 Introduction to the 56800E Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1.1 DSP56800 Core Enhancements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1.2 DSP56800 Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-2
1.1.2.1 Address Buses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3
1.1.2.2 Data Buses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3
1.1.2.3 Data Arithmetic Logic Unit (Data ALU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
1.1.2.4 Address Generation Unit (AGU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
1.1.2.5 Program Controller and Hardware Looping Unit . . . . . . . . . . . . . . . . . . . . . . . . 1-5
1.1.2.6 Bit Manipulation Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6
1.1.2.7 Enhanced On-Chip Emulation (EOnCE) Module . . . . . . . . . . . . . . . . . . . . . . . 1-6
1.1.3 System Bus Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6
1.1.4 Operation Method . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6
1.2 Introduction to 56F80xx Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7
1.2.1 Applications. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7
1.2.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7
1.2.3 System Architecture and Peripheral Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7
1.2.4 IPBus Bridge (IPBB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8
1.2.4.1 System Side Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9
1.2.4.2 Peripheral Side Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
1.2.5 Peripheral Interrupts/Interrupt Controller Module . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
1.2.5.1 System Integration Module (SIM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
1.2.6 56F80xx Peripheral Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
1.2.6.1 Analog-to-Digital Converter (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
1.2.6.2 Computer Operating Properly (COP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-11
1.2.6.3 Inter-Integrated Circuit Interface (I
2
C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-11
1.2.6.4 On-Chip Clock Synthesis (OCCS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12
1.2.6.5 Flash Memory (FM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12
1.2.6.6 General Purpose Input/Output (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12
Contents
56F802x and 56F803x Peripheral Reference Manual, Rev. 3
iv Freescale Semiconductor
1.2.6.7 Pulse Width Modulator (PWM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-13
1.2.6.8 Scalable Controller Area Network (MSCAN) . . . . . . . . . . . . . . . . . . . . . . . . . 1-14
1.2.6.9 Joint Test Action Group Port (JTAG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14
1.2.6.10 Power Supervisor (PS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14
1.2.6.11 Queued Serial Communications Interface (QSCI) . . . . . . . . . . . . . . . . . . . . . 1-15
1.2.6.12 Queued Serial Peripheral Interface (QSPI) . . . . . . . . . . . . . . . . . . . . . . . . . . 1-15
1.2.6.13 Quad Timer (TMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-16
1.2.6.14 Voltage Regulator (V
REG
) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-16
1.2.6.15 Programmable Interval Timer (PIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17
1.2.6.16 Digital-to-Analog Converter (DAC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17
1.2.6.17 Comparator (CMP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17
1.3 Energy Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17
Chapter 2
Analog Digital Converter (ADC)
2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
2.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
2.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2
2.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2
2.5 Input MUX Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
2.6 ADC Sample Conversion Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
2.6.1 Normal Mode Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2.6.1.1 Single-Ended Samples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
2.6.1.2 Differential Samples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
2.6.2 ADC Data Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9
2.6.3 Sequential vs. Parallel Sampling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10
2.6.4 Scan Sequencing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-11
2.6.5 Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-11
2.6.5.1 Manual Power Down of Unused Converters . . . . . . . . . . . . . . . . . . . . . . . . . . 2-11
2.6.5.2 Power Management Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-12
2.6.6 Power Management Details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13
2.6.7 STOP Mode Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14
2.6.8 ADC Clock. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14
2.6.8.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14
2.6.8.2 Description of Clock Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-14
2.6.8.3 ADC Clock Re-synchronization at Start of Scan . . . . . . . . . . . . . . . . . . . . . . . 2-15
2.6.9 Voltage Reference Pins V
REFH
& V
REFLO
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-17
2.6.10 Supply Pins V
DDA
and V
SSA
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18
2.7 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18
2.7.1 Control 1 (CTRL1) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-21
2.7.1.1 Reserved—Bit 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-21
2.7.1.2 Stop (STOP0)—Bit 14 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-21
2.7.1.3 Start Conversion (START0)—Bit 13 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-21
56F802x and 56F803x Peripheral Reference Manual, Rev. 3
Freescale Semiconductor v
2.7.1.4 SYNC0 Enable (SYNC0)—Bit 12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-21
2.7.1.5 End Of Scan Interrupt 0 Enable (EOSIE0)—Bit 11 . . . . . . . . . . . . . . . . . . . . . 2-22
2.7.1.6 Zero Crossing Interrupt Enable (ZCIE)—Bit 10 . . . . . . . . . . . . . . . . . . . . . . . 2-22
2.7.1.7 Low Limit Interrupt Enable (LLMTIE)—Bit 9 . . . . . . . . . . . . . . . . . . . . . . . . . . 2-22
2.7.1.8 High Limit Interrupt Enable (HLMTIE)—Bit 8 . . . . . . . . . . . . . . . . . . . . . . . . . 2-22
2.7.1.9 Channel Configure Low (CHNCFG_L)—Bits 7–4 . . . . . . . . . . . . . . . . . . . . . . 2-22
2.7.1.10 Scan Mode Control (SMODE)—Bits 2-0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-23
2.7.2 Control 2 (CTRL2) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-24
2.7.2.1 Reserved—Bit 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-24
2.7.2.2 Stop 1 (STOP1)—Bit 14 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-24
2.7.2.3 Start Conversion 1 (START1)—Bit 13 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-25
2.7.2.4 SYNC1 Enable (SYNC1)—Bit 12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-25
2.7.2.5 End of Scan Interrupt 1 Enable (EOSIE1)—Bit 11 . . . . . . . . . . . . . . . . . . . . . 2-25
2.7.2.6 Reserved—Bit 10 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-25
2.7.2.7 Channel Configure High (CHNCFG_H)—Bits 9–6 . . . . . . . . . . . . . . . . . . . . . 2-25
2.7.2.8 Simultaneous Mode (SIMULT)—Bit 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-26
2.7.2.9 Clock Divisor Select (DIV)—Bits 4–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-26
2.7.3 ADC Zero Crossing Control (ZXCTRL) Register. . . . . . . . . . . . . . . . . . . . . . . . . . 2-27
2.7.3.1 Zero Crossing Enable n (ZCEn)—Bits15–0 . . . . . . . . . . . . . . . . . . . . . . . . . . 2-27
2.7.4 Channel List n (CLIST1-4) Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-27
2.7.5 Sample Disable (SDIS) Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-29
2.7.5.1 Disable Sample (DS)—Bits 15–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-29
2.7.6 Status (STAT) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-29
2.7.6.1 Conversion in Progress 0 (CIP0)—Bit 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-29
2.7.6.2 Conversion in Progress 1 (CIP1)—Bit 14 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-30
2.7.6.3 Reserved—Bit 13 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-30
2.7.6.4 End of Scan Interrupt 1 (EOSI1)—Bit 12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-30
2.7.6.5 End of Scan Interrupt 0 (EOSI0)—Bit 11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-30
2.7.6.6 Zero Crossing Interrupt (ZCI)—Bit 10 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-30
2.7.6.7 Low Limit Interrupt (LLMTI)—Bit 9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-31
2.7.6.8 High Limit Interrupt (HLMTI)—Bit 8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-31
2.7.6.9 Ready Sample 7–0 (RDY)—Bits 7–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-32
2.7.7 Conversion Ready (RDY) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-32
2.7.7.1 Ready Sample 15–0 (RDY)—Bits 15–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-32
2.7.8 Limit Status (LIMSTAT) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-32
2.7.9 Zero Crossing Status (ZXSTAT) Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-33
2.7.9.1 Reserved—Bits 15–8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-33
2.7.9.2 Zero Crossing Status (ZCS)—Bits 7–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-33
2.7.10 Result 0–7 (RSLT0–7) Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-33
2.7.10.1 Sign Extend (SEXT)—Bit 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-34
2.7.10.2 Digital Result of the Conversion (RSLT)—Bits 14–3 . . . . . . . . . . . . . . . . . . . 2-34
2.7.10.3 Test Data (TEST_DATA)—Bits 14–3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-34
2.7.10.4 Reserved—Bits 2–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-34
2.7.11 Result 8–15 (RSLT8–15) Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-34
56F802x and 56F803x Peripheral Reference Manual, Rev. 3
vi Freescale Semiconductor
2.7.11.1 Reserved—Bit 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-35
2.7.11.2 Digital Result of the Conversion (RSLT)—Bits 14–3 . . . . . . . . . . . . . . . . . . . 2-35
2.7.11.3 Test Data (TEST_DATA)—Bits 14–3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-35
2.7.11.4 Reserved—Bits 2–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-35
2.7.12 Low Limit (LOLIM0–7) and High Limit (HILIM0–7) Registers . . . . . . . . . . . . . . . . 2-35
2.7.13 Offset (OFFST0–7) Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-36
2.7.14 Power Control (PWR) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-36
2.7.14.1 Auto Standby (ASB)—Bit 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-37
2.7.14.2 Reserved—Bits 14–13 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-37
2.7.14.3 Power Status 2 (PSTS2)—Bit 12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-37
2.7.14.4 Power Status 11 (PSTS1)—Bit 11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38
2.7.14.5 Power Status 0 (PSTS0)—Bit 10 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38
2.7.14.6 Power Up Delay (PUDELAY)—Bits 9–4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38
2.7.14.7 Auto Power Down (APD)—Bit 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38
2.7.14.8 Power Down 2 (PD2)—Bit 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-39
2.7.14.9 Power Down 1 (PD1)—Bit 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-39
2.7.14.10 Power Down 0 (PD0)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-39
2.7.15 Calibration (CAL) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-40
2.7.15.1 Select V
REFH
Source 1 (SEL_VREFH_1)—Bit 15 . . . . . . . . . . . . . . . . . . . . . 2-40
2.7.15.2 Select V
REFLO
Source 1 (SEL_VREFLO_1)—Bit 14 . . . . . . . . . . . . . . . . . . . 2-40
2.7.15.3 Select V
REFH
Source 0 (SEL_VREFH_0)—Bit 13 . . . . . . . . . . . . . . . . . . . . . 2-40
2.7.15.4 Select V
REFLO
Source 0 (SEL_VREFLO_0)—Bit 12 . . . . . . . . . . . . . . . . . . . 2-40
2.7.15.5 Reserved—Bits 11–4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-40
2.7.15.6 Select Analog BIST Mode Converter 1 (SEL_TEST1)—Bit 3 . . . . . . . . . . . . . 2-41
2.7.15.7 Select Analog BIST Mode Converter 0 (SEL_TEST0)—Bit 2 . . . . . . . . . . . . . 2-41
2.7.15.8 Select DAC1 Alternate Source 1 (SEL_DAC1)—Bit 1 . . . . . . . . . . . . . . . . . . 2-41
2.7.15.9 Select DAC0 Alternate Source 0 (SEL_DAC0)—Bit 0 . . . . . . . . . . . . . . . . . . 2-41
2.8 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-41
2.8.1 Interrupt Operation Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-41
2.8.1.1 Threshold Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-42
2.8.1.2 Conversion Complete Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-42
2.9 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-42
2.9.1 Reset Operation Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-42
Chapter 3
Computer Operating Properly (COP)
3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
3.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
3.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
3.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-2
3.4.1 Timeout Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
3.4.2 COP After Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
3.4.3 Wait Mode Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
56F802x and 56F803x Peripheral Reference Manual, Rev. 3
Freescale Semiconductor vii
3.4.4 Stop Mode Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
3.4.5 Debug Mode Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
3.4.6 Loss of Reference Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
3.5 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
3.5.1 Control (CTRL) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
3.5.1.1 Reserved—Bits 15–7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
3.5.1.2 Clock Source Select (CLKSEL)—Bit 6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
3.5.1.3 COP Loss of Reference Enable (CLOREN)—Bit 5 . . . . . . . . . . . . . . . . . . . . . . 3-5
3.5.1.4 Bypass MSTR_OSC (BYPS)—Bit 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
3.5.1.5 COP Stop Mode Enable (CSEN)—Bit 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
3.5.1.6 COP Wait Mode Enable (CWEN)—Bit 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6
3.5.1.7 COP Enable (CEN)—Bit 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6
3.5.1.8 COP Write Protect (CWP)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6
3.5.2 Timeout (TOUT) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6
3.5.2.1 Timeout Period (TIMEOUT)—Bits 15–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6
3.5.3 Counter (CNTR) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
3.5.3.1 Count (COUNT)—Bits 15–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
3.5.3.2 Service (SERVICE)—Bits 15–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
Chapter 4
Inter-Integrated Circuit Interface (I
2
C)
4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
4.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-2
4.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.4.1 I
2
C Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.4.2 Start and Stop Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
4.4.3 Addressing Slave Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
4.4.3.1 Seven-Bit Address Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
4.4.4 Transmitting and Receiving Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.4.4.1 Master-Transmitter and Slave-Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.4.4.2 Master-Receiver and Slave-Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4.4.5 Start Byte Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4.4.6 Multiple Master Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8
4.4.7 Clock Synchronization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-9
4.5 Operation Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-10
4.5.1 Slave Mode Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-10
4.5.1.1 Initial Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-10
4.5.1.2 Slave-Transmitter Operation for a Single Data Byte . . . . . . . . . . . . . . . . . . . . 4-10
4.5.1.3 Slave-Receiver Operation for a Single Data Byte . . . . . . . . . . . . . . . . . . . . . . 4-11
4.5.1.4 Slave Bulk Transmit Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-11
4.5.1.5 Slave Bulk Receive Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12
4.5.2 Master Mode Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12
56F802x and 56F803x Peripheral Reference Manual, Rev. 3
viii Freescale Semiconductor
4.5.2.1 Initial Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12
4.5.2.2 Dynamic TAR or ADDR MST Update . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12
4.5.2.3 Master Transmit and Master Receive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-13
4.5.2.4 Disabling I2C Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-13
4.5.2.4.1 Prior Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-13
4.5.2.4.2 Procedure. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-14
4.5.3 IC_CLK Frequency Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-14
4.6 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-16
4.6.1 Control (CTRL) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-20
4.6.1.1 Reserved—Bits 15–7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-20
4.6.1.2 Slave Disable (SLVDIS)—Bit 6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-20
4.6.1.3 Repeated Start Enable (RSTEN)—Bit 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-20
4.6.1.4 Address Mode Master (ADDRMST)—Bit 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-21
4.6.1.5 Address Mode Slave (ADDRSLV)—Bit 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-21
4.6.1.6 Speed (SPD)—Bits 2–1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-21
4.6.1.7 Master Enable (MSTEN)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-21
4.6.2 Target Address Register (TAR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-22
4.6.2.1 Reserved—Bits 15–13 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-22
4.6.2.2 Address Mode Master (ADDRMST)—Bit 12 . . . . . . . . . . . . . . . . . . . . . . . . . . 4-22
4.6.2.3 Special (SPCL)—Bit 11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-22
4.6.2.4 General Call or Start (GCSTRT)—Bit 10 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-22
4.6.2.5 Target Address (TA)—Bits 9–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-22
4.6.3 Slave Address Register (SAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-23
4.6.3.1 Slave Address (SA)—Bits 9–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-23
4.6.4 Data (DATA) Buffer and Command Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-23
4.6.4.1 Reserved—Bits 15–9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-23
4.6.4.2 Command (CMD)—Bit 8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-24
4.6.4.3 Data (DAT)—Bits 7–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-24
4.6.5 Standard Speed I
2
C Clock SCL High Count (SSHCNT) Register. . . . . . . . . . . . . 4-24
4.6.5.1 Standard Speed High Count (SSHCNT)—Bits 15–0 . . . . . . . . . . . . . . . . . . . 4-24
4.6.6 Standard Speed I
2
C Clock SCL Low Count (SSLCNT) Register . . . . . . . . . . . . . 4-25
4.6.6.1 Standard Speed Low Count (SSLCNT)—15–0 . . . . . . . . . . . . . . . . . . . . . . . 4-25
4.6.7 Fast Speed I
2
C Clock SCL High Count (FSHCNT) Register . . . . . . . . . . . . . . . . 4-26
4.6.7.1 Fast Speed High Count (FSHCNT)—Bits 15–0 . . . . . . . . . . . . . . . . . . . . . . . 4-26
4.6.8 Fast Speed I
2
C Clock SCL Low Count (FSLCNT) Register . . . . . . . . . . . . . . . . . 4-26
4.6.8.1 Fast Speed SCL Low Count (FSLCNT)—Bits 15–0 . . . . . . . . . . . . . . . . . . . . 4-27
4.6.9 Interrupt Status (ISTAT) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-27
4.6.9.1 Reserved—Bits 15–12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-27
4.6.9.2 General Call (GC)—Bit 11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-28
4.6.9.3 Start Detect (STDET)—Bit 10 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-28
4.6.9.4 Stop Detect (STPDET)—Bit 9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-28
4.6.9.5 Activity (ACT)—Bit 8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-28
4.6.9.6 Transmit Done (TXDONE)—Bit 7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-28
4.6.9.7 Transmit Abort (TXABRT)—Bit 6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-28
56F802x and 56F803x Peripheral Reference Manual, Rev. 3
Freescale Semiconductor ix
4.6.9.8 Read Request (RDREQ)—Bit 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-29
4.6.9.9 Transmit Empty (TXEMPTY)—Bit 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-29
4.6.9.10 Transmit Overrun (TXOVR)—Bit 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-29
4.6.9.11 Receive Full (RXFULL)—Bit 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-29
4.6.9.12 Receive Overrun (RXOVR)—Bit 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-29
4.6.9.13 Receive Underrun (RXUND)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-29
4.6.10 Interrupt Enable (IENBL) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-30
4.6.11 Raw Interrupt Status (RISTAT) Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-30
4.6.11.1 Reserved—Bits 15–12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-30
4.6.11.2 General Call (GC)—Bit 11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-30
4.6.11.3 Start Detect (STDET)—Bit 10 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-30
4.6.11.4 Stop Detect (STPDET)—Bit 9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-30
4.6.11.5 Activity (ACT)—Bit 8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-31
4.6.11.6 Transmit Done (TXDONE)—Bit 7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-31
4.6.11.7 Transmit Abort (TXABRT)—Bit 6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-31
4.6.11.8 Read Request (RDREQ)—Bit 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-32
4.6.11.9 Transmit Empty (TXEMPTY)—Bit 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-32
4.6.11.10 Transmit Over (TXOVR)—Bit 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-32
4.6.11.11 Receive Full (RXFULL)—Bit 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-32
4.6.11.12 Receive Over (RXOVR)—Bit 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-32
4.6.11.13 Receiver Under (RXUND)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-32
4.6.12 Receive FIFO Threshold (RXFT) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-33
4.6.12.1 Receive FIFO Threshold Level (RXTL)—Bits 7–0 . . . . . . . . . . . . . . . . . . . . . 4-33
4.6.13 Transmit FIFO Threshold (TXFT) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-33
4.6.13.1 Transmit FIFO Threshold Level (TXTL)—Bits 7–0 . . . . . . . . . . . . . . . . . . . . . 4-33
4.6.14 Clear Individual Interrupts (CLRINT) Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-33
4.6.14.1 Reserved—Bits 15–1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-34
4.6.14.2 Clear Interrupts (INT)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-34
4.6.15 Clear Receive Under Interrupt (CLRRXUND) Register. . . . . . . . . . . . . . . . . . . . . 4-34
4.6.15.1 Reserved—Bits 15–1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-34
4.6.15.2 Clear Receive Under (RXUND)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-34
4.6.16 Clear Receive Over Interrupt (CLRRXOVR) Register. . . . . . . . . . . . . . . . . . . . . . 4-34
4.6.16.1 Reserved—Bits 15–1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-34
4.6.16.2 Clear Receive Over (RXOVR)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-34
4.6.17 Clear Transmit Over Interrupt (CLRTXOVR) Register . . . . . . . . . . . . . . . . . . . . . 4-35
4.6.17.1 Reserved—Bits 15–1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-35
4.6.17.2 Clear Transmit Over (TXOVR)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-35
4.6.18 Clear Read Request Interrupt (CLRRDREQ) Register . . . . . . . . . . . . . . . . . . . . . 4-35
4.6.18.1 Reserved—Bits 15–1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-35
4.6.18.2 Clear Read Request Interrupt (RDREQ)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . . 4-35
4.6.19 Clear Transmit Abort Interrupt (CLRTXABRT) Register . . . . . . . . . . . . . . . . . . . . 4-35
4.6.19.1 Reserved—Bits 15–1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-36
4.6.19.2 Clear Transmit Abort Interrupt (TXABRT)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . 4-36
4.6.20 Clear Transmit Done Interrupt (CLRTXDONE) Register. . . . . . . . . . . . . . . . . . . . 4-36
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x Freescale Semiconductor
4.6.20.1 Reserved—Bits 15–1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-36
4.6.20.2 Clear Transmit Done Interrupt (TXDONE)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . 4-36
4.6.21 Clear Activity Interrupt (CLRACT) Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-36
4.6.21.1 Reserved—Bits 15–1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-36
4.6.21.2 Clear Activity Interrupt (ACT)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-36
4.6.22 Clear Stop Detect Interrupt (CLRSTPDET) Register . . . . . . . . . . . . . . . . . . . . . . 4-37
4.6.22.1 Reserved—Bits 15–1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-37
4.6.22.2 Clear Stop Detect Interrupt (STPDET)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . . . . 4-37
4.6.23 Clear Start Detect Interrupt (CLRSTDET) Register. . . . . . . . . . . . . . . . . . . . . . . . 4-37
4.6.23.1 Reserved—Bits 15–1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-37
4.6.23.2 Clear Start Detect Interrupt (STDET)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . . . . . 4-37
4.6.24 Clear General Call Interrupt (CLRGC) Register . . . . . . . . . . . . . . . . . . . . . . . . . . 4-37
4.6.24.1 Reserved—Bits 15–1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-38
4.6.24.2 Clear General Call Interrupt (GC)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-38
4.6.25 Enable (ENBL) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-38
4.6.25.1 Reserved—Bits 15–1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-38
4.6.25.2 Enable (EN)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-38
4.6.26 Status (STAT) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-39
4.6.26.1 Reserved—Bits 15–7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-39
4.6.26.2 Slave FSM Activity Status (SLVACT)—Bit 6 . . . . . . . . . . . . . . . . . . . . . . . . . . 4-39
4.6.26.3 Master FSM Activity Status (MSTACT)—Bit 5 . . . . . . . . . . . . . . . . . . . . . . . . 4-39
4.6.26.4 Receive FIFO Completely Full (RFF)—Bit 4 . . . . . . . . . . . . . . . . . . . . . . . . . . 4-39
4.6.26.5 Receive FIFO Not Empty (RFNE)—Bit 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-39
4.6.26.6 Transmit FIFO Completely Empty (TFE)—Bit 2 . . . . . . . . . . . . . . . . . . . . . . . 4-40
4.6.26.7 Transmit FIFO Not Full (TFNF)—Bit 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-40
4.6.26.8 Activity Status (ACT)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-40
4.6.27 Transmit FIFO Level Register (TXFLR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-40
4.6.27.1 Reserved—Bits 15–3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-40
4.6.27.2 Transmit FIFO Level (TXFL)—Bits 2–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-40
4.6.28 Receive FIFO Level Register (RXFLR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-41
4.6.28.1 Reserved—Bits 15–3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-41
4.6.28.2 Receive FIFO Level (RXFL)—Bits 2–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-41
4.6.29 Transmit Abort Source (TXABRTSRC) Register. . . . . . . . . . . . . . . . . . . . . . . . . . 4-41
4.6.29.1 Abort Slave Read in Transmit (SLVRD)—Bit 15 . . . . . . . . . . . . . . . . . . . . . . . 4-42
4.6.29.2 Slave Arbitration Lost (SLVAL)—Bit 14 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-42
4.6.29.3 Abort Slave Flush Transmit FIFO (SLVFLSH)—Bit 13 . . . . . . . . . . . . . . . . . . 4-42
4.6.29.4 Arbitration Lost (AL)—Bit 12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-42
4.6.29.5 Abort Master Disabled (MSTDIS)—Bit 11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-42
4.6.29.6 Abort 10B Read No Repeated Start (RNORST)—Bit 10 . . . . . . . . . . . . . . . . 4-42
4.6.29.7 Abort Start Byte No Repeated Start (SNORST)—Bit 9 . . . . . . . . . . . . . . . . . . 4-42
4.6.29.8 Reserved—Bit 8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-42
4.6.29.9 Abort Start Byte Acknowledge Detect (SACKDET)—Bit 7 . . . . . . . . . . . . . . . 4-42
4.6.29.10 Reserved—Bit 6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-42
4.6.29.11 Abort General Call Read (GCREAD)—Bit 5 . . . . . . . . . . . . . . . . . . . . . . . . . . 4-43
56F802x and 56F803x Peripheral Reference Manual, Rev. 3
Freescale Semiconductor xi
4.6.29.12 Abort General Call No Acknowledge (GCNACK)—Bit 4 . . . . . . . . . . . . . . . . . 4-43
4.6.29.13 Abort Transmit Data No Acknowledge (TDNACK)—Bit 3 . . . . . . . . . . . . . . . . 4-43
4.6.29.14 Abort 10B Address2 No Acknowledge (AD2NACK)—Bit 2 . . . . . . . . . . . . . . . 4-43
4.6.29.15 Abort 10B Address1 No Acknowledge (AD1NACK)—Bit 1 . . . . . . . . . . . . . . . 4-43
4.6.29.16 Abort 7B Address No Acknowledge (AD7NACK)—Bit 0 . . . . . . . . . . . . . . . . . 4-43
4.7 Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-44
4.7.1 Operation of the Interrupt Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-44
4.7.1.1 Error Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-46
4.7.1.2 General Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-46
4.7.1.3 Receive Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-46
4.7.1.4 Transmit Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-46
4.7.1.5 Status Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-47
4.7.1.6 Recover From Wait or Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-47
Chapter 5
On-Clock Chip Synthesis (OCCS)
5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.4 Operation Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.4.1 Internal Clock Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.4.2 Crystal Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.4.3 Ceramic Resonator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.4.4 External Clock Source: Crystal Oscillator Option . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.4.5 External Clock Source: GPIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
5.5 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
5.5.1 Relaxation Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.5.1.1 Trimming Frequency on the Internal Relaxation Oscillator . . . . . . . . . . . . . . . . 5-7
5.5.2 External Reference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.5.3 Crystal Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.5.4 Switching Clock Sources. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.5.5 Phase Locked Loop (PLL). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.5.5.1 PLL Recommended Range of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.5.5.2 PLL Lock Time Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.5.5.3 Lock Time Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.5.5.4 Parametric Influences on Reaction Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.5.6 PLL Frequency Lock Detector Block. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.5.7 Loss of Reference Clock Detector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
5.6 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
5.6.1 Control (CTRL) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-11
5.6.1.1 PLL Interrupt Enable 1 (PLLIE1)—Bits 15–14 . . . . . . . . . . . . . . . . . . . . . . . . 5-12
5.6.1.2 PLL Interrupt Enable 0 (PLLIE0)—Bits 13–12 . . . . . . . . . . . . . . . . . . . . . . . . 5-12
5.6.1.3 Loss of Reference Clock Interrupt Enable (LOCIE)—Bit 11 . . . . . . . . . . . . . . 5-12
56F802x and 56F803x Peripheral Reference Manual, Rev. 3
xii Freescale Semiconductor
5.6.1.4 Reserved—Bits 10–8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-12
5.6.1.5 Lock Detector On (LCKON)—Bit 7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-12
5.6.1.6 Reserved—Bits 6–5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-12
5.6.1.7 PLL Power Down (PLLPD)—Bit 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-13
5.6.1.8 Reserved—Bit 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-13
5.6.1.9 Prescaler Clock Select (PRECS)—Bit 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-13
5.6.1.10 ZCLOCK Source (ZSRC)—Bits 1–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-13
5.6.2 Divide-By (DIVBY) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-13
5.6.2.1 Loss of Reference Clock Trip Point (LORTP)—Bits 15–12 . . . . . . . . . . . . . . 5-14
5.6.2.2 Reserved—Bit 11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-14
5.6.2.3 PLL Clock Out Divide or Postscaler (PLLCOD)—Bits 10–8 . . . . . . . . . . . . . . 5-14
5.6.2.4 Reserved—Bit 7–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-14
5.6.3 Status (STAT) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-14
5.6.3.1 Loss of Lock Interrupt 1 (LOLI1)—Bit 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-14
5.6.3.2 Loss of Lock Interrupt 0 (LOLI0)—Bit 14 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-15
5.6.3.3 Loss of Reference Clock Interrupt (LOCI)—Bit 13 . . . . . . . . . . . . . . . . . . . . . 5-15
5.6.3.4 Reserved—Bits 12–7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-15
5.6.3.5 Loss of Lock 1 (LCK1)—Bit 6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-15
5.6.3.6 Loss of Lock 0 (LCK0)—Bit 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-15
5.6.3.7 PLL Power Down (PLLPDN)—Bit 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-15
5.6.3.8 Reserved—Bits 3–2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-15
5.6.3.9 Clock Source Status (ZSRCS)—Bits 1–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-15
5.6.4 Oscillator Control (OCTRL) Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-16
5.6.4.1 Relaxation Oscillator Power Down (ROPD)—Bit 15 . . . . . . . . . . . . . . . . . . . . 5-16
5.6.4.2 Relaxation Oscillator Standby (ROSB)—Bit 14 . . . . . . . . . . . . . . . . . . . . . . . 5-16
5.6.4.3 Crystal Oscillator High/Low Power Level (COHL)—Bit 13 . . . . . . . . . . . . . . . 5-16
5.6.4.4 Crystal Oscillator Clock Mode (CLK_MODE)—Bit 12 . . . . . . . . . . . . . . . . . . . 5-17
5.6.4.5 External Clock In Select (EXT_SEL)—Bits 11–10 . . . . . . . . . . . . . . . . . . . . . 5-17
5.6.4.6 Internal Relaxation Oscillator Trim (TRIM)—Bits 9–0 . . . . . . . . . . . . . . . . . . . 5-17
5.6.5 External Clock Check (CLKCHK) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-17
5.6.5.1 Check Enable (CHK_EN)—Bit 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-18
5.6.5.2 Reference Count (REF_CNT)—Bits 14–8 . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-18
5.6.5.3 Target Count (TARGET_CNT)—Bits 7–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-18
5.6.6 Protection (PROT) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-18
5.6.6.1 Reserved—Bits 15–6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-19
5.6.6.2 Frequency Enable Protection (FRQEP)—Bits 5–4 . . . . . . . . . . . . . . . . . . . . . 5-19
5.6.6.3 Oscillator Enable Protection (OSCEP)—Bits 3–2 . . . . . . . . . . . . . . . . . . . . . . 5-19
5.6.6.4 PLL Enable Protection (PLLEP)—Bits 1–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-19
5.7 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-19
5.8 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-20
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Chapter 6
Flash Memory (FM)
6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
6.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
6.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
6.4 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2
6.5 Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3
6.5.1 Read Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4
6.5.2 Write Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4
6.5.3 Program and Erase Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4
6.5.4 User Mode Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4
6.5.5 Command Sequence Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5
6.5.5.1 Writing the CLKDIV Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5
6.5.5.2 Command Sequence Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-7
6.5.5.3 Flash User Mode Illegal Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-8
6.5.5.4 Affects of Wait/Stop Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-9
6.6 Flash Security Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-9
6.6.1 Back Door Access. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-10
6.6.2 JTAG Lockout Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-10
6.6.3 Erase Verify Check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-10
6.7 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-11
6.7.1 Clock Divider Register (CLKDIV) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-12
6.7.1.1 Reserved—Bits 15–8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-12
6.7.1.2 Clock Divider Loaded (DIVLD)—Bit 7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-13
6.7.1.3 Enable Prescaler By 8 (PRDIV8)—Bit 6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-13
6.7.1.4 Clock Divider (DIV)—Bits 5–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-13
6.7.2 Configuration Register (CNFG). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-13
6.7.2.1 Reserved—Bits 15–11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-13
6.7.2.2 Write Lock Control (LOCK)—Bit 10 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-13
6.7.2.3 Reserved—Bit 9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-14
6.7.2.4 Access Error Interrupt Enable (AEIE)—Bit 8 . . . . . . . . . . . . . . . . . . . . . . . . . 6-14
6.7.2.5 Command Buffer Empty Interrupt Enable (CBEIE)—Bit 7 . . . . . . . . . . . . . . . 6-14
6.7.2.6 Command Complete Interrupt Enable (CCIE)—Bit 6 . . . . . . . . . . . . . . . . . . . 6-14
6.7.2.7 Enable Security Key Writing (KEYACC)—Bit 5 . . . . . . . . . . . . . . . . . . . . . . . 6-14
6.7.2.8 Reserved—Bits 4–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-14
6.7.3 Security Registers (SECHI and SECLO). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-14
6.7.3.1 Enable Back Door Key to Security (KEYEN)—Bit 15 . . . . . . . . . . . . . . . . . . . 6-15
6.7.3.2 Security Status (SECSTAT)—Bit 14 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-15
6.7.3.3 Reserved—Bit 13–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-15
6.7.3.4 Security (SECURITY)—Bits 15–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-15
6.7.4 Protection Register (PROT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-16
6.7.5 User Status Register (USTAT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-17
6.7.5.1 Reserved—Bits 15–8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-17
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xiv Freescale Semiconductor
6.7.5.2 Command Buffer Empty Interrupt Flag (CBEIF)—Bit 7 . . . . . . . . . . . . . . . . . 6-17
6.7.5.3 Command Complete Interrupt Flag (CCIF)—Bit 6 . . . . . . . . . . . . . . . . . . . . . 6-18
6.7.5.4 Protection Violation (PVIOL)—Bit 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-18
6.7.5.5 Access Error (ACCERR)—Bit 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-18
6.7.5.6 Flash Block Verified Erased (BLANK)—Bit 2 . . . . . . . . . . . . . . . . . . . . . . . . . 6-18
6.7.6 Command Register (CMD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-18
6.7.6.1 Reserved—Bits 15–7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-19
6.7.6.2 Command (COMMAND)—Bits 6–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-19
6.7.7 Data Register (DATA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-19
6.7.7.1 Data Buffer (DATA)—Bits 15–0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-19
6.7.8 Option Data 1 (OPT1) Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-19
6.7.8.1 Information Flash Row Option 1 (OPT1)—Bits 15–0 . . . . . . . . . . . . . . . . . . . 6-20
6.7.9 Test Array Signature Register (TSTSIG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-20
6.8 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-20
6.9 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-21
Chapter 7
General Purpose Input/Output (GPIO)
7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
7.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
7.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-2
7.4 Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3
7.5 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-4
7.5.1 Pullup Enable (PUPEN) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-5
7.5.2 Data (DATA) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-6
7.5.3 Data Direction (DDIR) Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-7
7.5.4 Peripheral Enable (PEREN) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-7
7.5.5 Interrupt Assert (IASSRT) Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-8
7.5.6 Interrupt Enable (IEN) Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-8
7.5.7 Interrupt Polarity (IPOL) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-8
7.5.8 Interrupt Pending (IPEND) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-9
7.5.9 Interrupt Edge Sensitive (IEDGE) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-9
7.5.10 Push/Pull Output Mode Control (PPOUTM) Register . . . . . . . . . . . . . . . . . . . . . . . 7-9
7.5.11 Raw Data (RDATA) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-10
7.5.12 Drive Strength Control (DRIVE) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-10
7.6 Clocks and Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-11
7.7 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-11
Chapter 8
Pulse Width Modulator (PWM)
8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1
8.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1
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Freescale Semiconductor xv
8.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3
8.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-4
8.4.1 Prescaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-4
8.4.2 PWM Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-4
8.4.3 Alignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-5
8.4.4 Period . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-5
8.4.5 Duty Cycle. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-6
8.5 Independent or Complementary Channel Operation . . . . . . . . . . . . . . . . . . . . . . . . . . 8-8
8.6 Deadtime Generators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-9
8.6.1 Top/Bottom Correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-11
8.6.2 Manual Correction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-12
8.6.3 Asymmetric PWM Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-13
8.6.4 Output Polarity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-14
8.6.5 PWM Generator Loading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-15
8.6.5.1 Load Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-15
8.6.5.2 Load Frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-15
8.6.6 Reload Flag. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-16
8.6.7 Internal Synchronization Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-18
8.6.8 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-18
8.6.9 Fault Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-19
8.6.10 Fault Pin Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-20
8.6.11 Automatic Fault Clearing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-20
8.6.12 Manual Fault Clearing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-21
8.6.13 External Synchronization of PWM Counting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-22
8.7 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-22
8.7.1 Control (CTRL) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-24
8.7.1.1 Load Frequency (LDFQ)—Bits 15–12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-24
8.7.1.2 Half Cycle Reload (HALF)—Bit 11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-24
8.7.1.3 Current Polarity 2 (IPOL2)—Bit 10 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-24
8.7.1.4 Current Polarity 1 (IPOL1)—Bit 9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-25
8.7.1.5 Current Polarity 0 (IPOL0)—Bit 8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-25
8.7.1.6 Prescaler (PRSC)—Bits 7–6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-25
8.7.1.7 PWM Reload Interrupt Enable (PWMRIE)—Bit 5 . . . . . . . . . . . . . . . . . . . . . . 8-25
8.7.1.8 PWM Reload Flag (PWMF)—Bit 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-26
8.7.1.9 Reserved—Bits 3–2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-26
8.7.1.10 Load Okay (LDOK)—Bit 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-26
8.7.1.11 PWM Enable Bit (PWMEN)—Bit 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-26
8.7.2 Fault Control (FCTRL) Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-26
8.7.2.1 Reserved—Bits 15–12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-27
8.7.2.2 Faultn Polarity Control (FPOLn)—Bits 11, 10, 9, 8 . . . . . . . . . . . . . . . . . . . . . 8-27
8.7.2.3 Faultn Interrupt Enable (FIEn)—Bits 7, 5, 3, 1 . . . . . . . . . . . . . . . . . . . . . . . . 8-27
8.7.2.4 Faultn Clearing Mode (FMODEn)—Bits 6, 4, 2, 0 . . . . . . . . . . . . . . . . . . . . . . 8-27
8.7.3 Fault Status & Acknowledge (FLTACK) Register . . . . . . . . . . . . . . . . . . . . . . . . . 8-27
8.7.3.1 Faultn Pin (FPINn)—Bits 15, 13, 11, 9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-27
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