Motorola DSP56305 User manual

DSP56305

24-Bit Digital Signal Processor

User’s Manual

Motorola, Incorporated

Semiconductor Products Sector

DSP Division

6501 William Cannon Drive West

Austin, TX 78735-8598

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 MOTOROLA INC., 1998

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MOTOROLA DSP56305 User’s Manual i

TABLE OF CONTENTS

SECTION 1 DSP56305 OVERVIEW . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1

1.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3

1.2 MANUAL ORGANIZATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3

1.3 MANUAL CONVENTIONS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5

1.4 DSP56305 FEATURES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6

1.5 DSP56305 CORE DESCRIPTION. . . . . . . . . . . . . . . . . . . . . . . 1-7

1.5.1 General Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7

1.5.2 Hardware Debugging Support. . . . . . . . . . . . . . . . . . . . . . . . 1-7

1.5.3 Reduced Power Dissipation. . . . . . . . . . . . . . . . . . . . . . . . . . 1-7

1.6 DSP56300 CORE FUNCTIONAL BLOCKS. . . . . . . . . . . . . . . . 1-8

1.6.1 Data ALU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8

1.6.1.1 Data ALU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8

1.6.1.2 Multiplier-Accumulator (MAC) . . . . . . . . . . . . . . . . . . . . . . 1-9

1.6.2 Address Generation Unit (AGU) . . . . . . . . . . . . . . . . . . . . . . 1-9

1.6.3 Program Control Unit (PCU) . . . . . . . . . . . . . . . . . . . . . . . . 1-10

1.6.4 PLL and Clock Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-11

1.6.5 JTAG TAP and On-Chip Emulation (OnCE) Module. . . . . . 1-11

1.6.6 On-Chip Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12

1.6.7 Off-Chip Memory Expansion . . . . . . . . . . . . . . . . . . . . . . . . 1-13

1.7 INTERNAL BUSES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-13

1.8 DSP56305 BLOCK DIAGRAM. . . . . . . . . . . . . . . . . . . . . . . . . 1-14

1.9 DIRECT MEMORY ACCESS (DMA) . . . . . . . . . . . . . . . . . . . . 1-15

1.10 DSP56305 ARCHITECTURE OVERVIEW. . . . . . . . . . . . . . . . 1-15

1.10.1 General Purpose I/O (GPIO) Functionality . . . . . . . . . . . . . 1-15

1.10.2 Host Interface (HI32) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-16

1.10.3 Enhanced Synchronous Serial Interface (ESSI) . . . . . . . . . 1-16

1.10.4 Serial Communications Interface (SCI) . . . . . . . . . . . . . . . . 1-17

1.10.5 Timer/Event Counter (TEC). . . . . . . . . . . . . . . . . . . . . . . . . 1-17

ii DSP56305 User’s Manual MOTOROLA

SECTION 2 SIGNAL/CONNECTION DESCRIPTIONS . . . . . . . . . 2-1

2.1 SIGNAL GROUPINGS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3

2.2 POWER. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6

2.3 GROUND. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7

2.4 CLOCK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8

2.5 PHASE LOCK LOOP (PLL). . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8

2.6 EXTERNAL MEMORY EXPANSION PORT (PORT A). . . . . . . 2-9

2.6.1 External Address Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10

2.6.2 External Data Bus. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10

2.6.3 External Bus Control. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-11

2.7 INTERRUPT AND MODE CONTROL. . . . . . . . . . . . . . . . . . . 2-15

2.8 HOST INTERFACE (HI32) . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18

2.8.1 Host Port Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18

2.9 ENHANCED SYNCHRONOUS SERIAL INTERFACE 0 (ESSI0) . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-28

2.10 ENHANCED SYNCHRONOUS SERIAL INTERFACE 1 (ESSI1) . .

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-32

2.11 SERIAL COMMUNICATION INTERFACE (SCI). . . . . . . . . . . 2-35

2.12 TIMERS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-36

2.13 JTAG/ONCE INTERFACE. . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38

SECTION 3 MEMORY CONFIGURATION . . . . . . . . . . . . . . . . . . . 3-1

3.1 MEMORY SPACES. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3

3.1.1 Program Memory Space. . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3

3.1.1.1 Program RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4

3.1.1.2 Bootstrap ROM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4

3.1.2 Data Memory Spaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5

3.1.2.1 X Data Memory Space . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5

3.1.2.2 Y Data Memory Space . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6

3.1.3 Memory Space Configuration . . . . . . . . . . . . . . . . . . . . . . . . 3-6

3.2 RAM CONFIGURATION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7

3.2.1 DSP56300 RAM Patch Mechanism . . . . . . . . . . . . . . . . . . . 3-8

3.2.1.1 Sample Code for DSP56305 Patch Mechanism. . . . . . . . 3-8

3.3 MEMORY CONFIGURATIONS. . . . . . . . . . . . . . . . . . . . . . . . 3-10

3.3.1 Memory Space Configurations . . . . . . . . . . . . . . . . . . . . . . 3-10

3.3.2 RAM Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-10

MOTOROLA DSP56305 User’s Manual iii

3.4 MEMORY MAPS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-11

3.5 INTERNAL AND EXTERNAL I/O MEMORY MAP . . . . . . . . . . 3-20

SECTION 4 CORE CONFIGURATION . . . . . . . . . . . . . . . . . . . . . . 4-1

4.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3

4.2 OPERATING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3

4.3 BOOTSTRAP PROGRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5

4.3.1 Mode 0: Expanded Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6

4.3.2 Modes 1–3: Bootstrap According to RTOS Mode . . . . . . . . . 4-7

4.3.3 Modes 4–7: Reserved . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7

4.3.4 Mode 8: Expanded Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8

4.3.5 Mode 9: Bootstrap From Byte-Wide External Memory . . . . . 4-8

4.3.6 Mode A: Bootstrap Through SCI . . . . . . . . . . . . . . . . . . . . . . 4-8

4.3.7 Mode B: Bootstrap Through HI32 in 24-Bit-Wide UB Mode

(From 563xx Port A) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-9

4.3.8 Mode C: Bootstrap through HI32 in PCI mode . . . . . . . . . . . 4-9

4.3.9 Mode D: Bootstrap Through HI32 in 16-Bit-Wide UB Mode

(ISA). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-10

4.3.10 Mode E: Bootstrap Through HI32 in 8-Bit-Wide UB Mode in

Double-Strobe Pin Configuration. . . . . . . . . . . . . . . . . . . . . 4-10

4.3.11 Mode F: Bootstrap Through HI32 in 8-Bit-Wide UB Mode in

Single-Strobe Pin Configuration . . . . . . . . . . . . . . . . . . . . . 4-11

4.4 RTOS PROGRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-11

4.5 INTERRUPT SOURCES AND PRIORITIES . . . . . . . . . . . . . . 4-11

4.5.1 Interrupt Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12

4.5.2 Interrupt Priority Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-15

4.5.3 Interrupt Source Priorities Within an IPL . . . . . . . . . . . . . . . 4-17

4.6 DMA REQUEST SOURCES . . . . . . . . . . . . . . . . . . . . . . . . . . 4-20

4.7 OPERATING MODE REGISTER (OMR) . . . . . . . . . . . . . . . . . 4-22

4.7.1 Address Tracing Enable (ATE)—OMR Bit 15 . . . . . . . . . . . 4-22

4.8 PLL CONTROL REGISTER. . . . . . . . . . . . . . . . . . . . . . . . . . . 4-23

4.8.1 PLL Multiplication Factor (MF11:0)—PCTL Bits 0–11. . . . . 4-23

4.8.2 Crystal Range (XTLR)—PCTL Bit 15 . . . . . . . . . . . . . . . . . 4-23

4.8.3 XTAL Disable (XTLD)—PCTL Bit 16 . . . . . . . . . . . . . . . . . . 4-24

4.8.4 PreDivider Factor Bits (PD3:0)—PCTL Bits 20–23 . . . . . . . 4-24

4.9 DEVICE IDENTIFICATION REGISTER. . . . . . . . . . . . . . . . . . 4-24

iv DSP56305 User’s Manual MOTOROLA

4.10 JTAG IDENTIFICATION (ID) REGISTER . . . . . . . . . . . . . . . . 4-25

4.11 JTAG BOUNDARY SCAN REGISTER (BSR). . . . . . . . . . . . . 4-25

SECTION 5 GENERAL PURPOSE I/O. . . . . . . . . . . . . . . . . . . . . . 5-1

5.1 INTRODUCTION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3

5.2 PROGRAMMING MODEL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3

5.2.1 Port B Signals and Registers . . . . . . . . . . . . . . . . . . . . . . . . 5-3

5.2.2 Port C Signals and Registers . . . . . . . . . . . . . . . . . . . . . . . . 5-3

5.2.3 Port D Signals and Registers . . . . . . . . . . . . . . . . . . . . . . . . 5-4

5.2.4 Port E Signals and Registers . . . . . . . . . . . . . . . . . . . . . . . . 5-4

5.2.5 Triple Timer Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4

SECTION 6 HOST INTERFACE (HI32) . . . . . . . . . . . . . . . . . . . . . 6-1

6.1 INTRODUCTION TO THE HOST INTERFACE (HI32) . . . . . . . 6-3

6.2 HI32 FEATURES. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4

6.2.1 Interface - DSP56300 Core Side. . . . . . . . . . . . . . . . . . . . . . 6-4

6.2.2 Interface - Host Side . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-6

6.2.3 HI32 Features in PCI Mode. . . . . . . . . . . . . . . . . . . . . . . . . . 6-7

6.2.4 HI32 Features in Universal Bus Modes. . . . . . . . . . . . . . . . . 6-8

6.3 HI32 RESETS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-9

6.4 HI32 BLOCK DIAGRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-10

6.5 DSP SIDE PROGRAMMING MODEL. . . . . . . . . . . . . . . . . . . 6-11

6.5.1 DSP Control Register (DCTR) . . . . . . . . . . . . . . . . . . . . . . 6-12

6.5.1.1 Host Command Interrupt Enable (HCIE) Bit 0 . . . . . . . . 6-13

6.5.1.2 Slave Transmit Interrupt Enable (STIE) Bit 1 . . . . . . . . . 6-13

6.5.1.3 Slave Receive Interrupt Enable (SRIE) Bit 2 . . . . . . . . . 6-13

6.5.1.4 Host Flags (HF[5:3]) Bits 5-3 . . . . . . . . . . . . . . . . . . . . . 6-13

6.5.1.5 Host Interrupt A (HINT) Bit 6 . . . . . . . . . . . . . . . . . . . . . 6-13

6.5.1.6 Host Data Strobe Mode (HDSM) Bit 13 . . . . . . . . . . . . . 6-14

6.5.1.7 Host Read/Write Polarity (HRWP) Bit 14 . . . . . . . . . . . . 6-14

6.5.1.8 Host Transfer Acknowledge Polarity (HTAP) Bit 15. . . . 6-15

6.5.1.9 Host DMA Request Polarity (HDRP) Bit 16 . . . . . . . . . . 6-15

6.5.1.10 Host Reset Polarity (HRSP) Bit 17. . . . . . . . . . . . . . . . . 6-15

6.5.1.11 Host Interrupt Request Handshake Mode(HIRH) Bit 18. 6-16

6.5.1.12 Host Interrupt Request Drive Control (HIRD) Bit 19. . . . 6-16

6.5.1.13 HI32 Mode (HM2-HM0) Bits 22-20. . . . . . . . . . . . . . . . . 6-17

MOTOROLA DSP56305 User’s Manual v

6.5.1.13.1 Terminate and Reset (HM[2:0] = 000) . . . . . . . . . . . . 6-17

6.5.1.13.2 PCI Mode (HM = $1). . . . . . . . . . . . . . . . . . . . . . . . . . 6-18

6.5.1.13.3 Universal Bus Mode (HM = $2) . . . . . . . . . . . . . . . . . 6-18

6.5.1.13.4 Enhanced Universal Bus Mode (HM = $3): . . . . . . . . 6-19

6.5.1.13.5 GPIO Mode (HM = $4):. . . . . . . . . . . . . . . . . . . . . . . . 6-19

6.5.1.13.6 Self Configuration Mode (HM = $5):. . . . . . . . . . . . . . 6-19

6.5.1.14 DCTR Reserved Control Bits 23, 12-7 . . . . . . . . . . . . . . 6-20

6.5.2 DSP PCI Control Register (DPCR) . . . . . . . . . . . . . . . . . . . 6-21

6.5.2.1 Master Transmit Interrupt Enable (MTIE) Bit 1 . . . . . . . . 6-22

6.5.2.2 Master Receive Interrupt Enable (MRIE) Bit 2 . . . . . . . . 6-22

6.5.2.3 Master Address Interrupt Enable (MAIE) Bit 4 . . . . . . . . 6-22

6.5.2.4 Parity Error Interrupt Enable (PEIE) Bit 5 . . . . . . . . . . . . 6-22

6.5.2.5 Transaction Abort Interrupt Enable (TAIE) Bit 7 . . . . . . . 6-22

6.5.2.6 Transaction Termination Interrupt Enable (TTIE) Bit 9 . . 6-23

6.5.2.7 Transfer Complete Interrupt Enable (TCIE) Bit 12 . . . . . 6-23

6.5.2.8 Clear Transmitter (CLRT) Bit 14 . . . . . . . . . . . . . . . . . . . 6-23

6.5.2.9 Master Transaction Termination (MTT) Bit 15 . . . . . . . . 6-24

6.5.2.10 System Error Force (SERF) Bit 16 . . . . . . . . . . . . . . . . . 6-24

6.5.2.11 Master Access Counter Enable (MACE) Bit 18. . . . . . . . 6-25

6.5.2.12 Master Wait State Disable (MWSD) Bit 19 . . . . . . . . . . . 6-25

6.5.2.13 Receive Buffer Lock Enable (RBLE) Bit 20. . . . . . . . . . . 6-26

6.5.2.14 Insert Address Enable (IAE) Bit 21 . . . . . . . . . . . . . . . . . 6-27

6.5.2.15 DPCR Reserved Control Bits

23, 22,17,13,11,10, 8, 6, 3, 0 . . . . . . . . . . . . . . . . . . . . . 6-27

6.5.3 DSP PCI Master Control Register(DPMC) . . . . . . . . . . . . 6-28

6.5.3.1 DSP PCI Transaction Address (AR31-AR16) Bits 15-0 . 6-28

6.5.3.2 DSP PCI Data Burst Length (BL5-BL0) Bits 21-16. . . . . 6-29

6.5.3.3 DSP Data Transfer Format Control (FC1-FC0)

Bits 23 and 22 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-29

6.5.3.4 In a PCI DSP-to-Host Transaction: . . . . . . . . . . . . . . . . . 6-31

6.5.3.4.1 If FC = $0 (32-bit data mode): . . . . . . . . . . . . . . . . . . 6-31

6.5.3.4.2 If FC = $1:. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-31

6.5.3.4.3 If FC = $2:. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-31

6.5.3.4.4 If FC = $3:. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-31

6.5.3.5 In a PCI Host-to-DSP Transaction: . . . . . . . . . . . . . . . . . 6-31

6.5.3.5.1 If FC = $0 (32-bit data mode): . . . . . . . . . . . . . . . . . . 6-31

vi DSP56305 User’s Manual MOTOROLA

6.5.3.5.2 If FC = $1 or $2:. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-31

6.5.3.5.3 If FC = $3: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-32

6.5.4 DSP PCI Address Register (DPAR) . . . . . . . . . . . . . . . . . 6-32

6.5.4.1 PCI Bus Command (C3-C0) Bits 11-8 . . . . . . . . . . . . . . 6-33

6.5.4.2 PCI Byte Enables (BE3-BE0) Bits 15-12 . . . . . . . . . . . . 6-34

6.5.5 DSP Status Register (DSR) . . . . . . . . . . . . . . . . . . . . . . . . 6-35

6.5.5.1 Host Command Pending (HCP) Bit 0. . . . . . . . . . . . . . . 6-35

6.5.5.2 Slave Transmit Data Request (STRQ) Bit 1. . . . . . . . . . 6-35

6.5.5.3 Slave Receive Data Request (SRRQ) Bit 2 . . . . . . . . . . 6-36

6.5.5.4 Host Flags (HF2-HF0) Bits 5-3. . . . . . . . . . . . . . . . . . . . 6-37

6.5.5.5 HI32 Active (HACT) Bit 23 . . . . . . . . . . . . . . . . . . . . . . . 6-37

6.5.5.6 DSR Reserved Status Bits 22-6. . . . . . . . . . . . . . . . . . . 6-37

6.5.6 DSP PCI Status Register (DPSR). . . . . . . . . . . . . . . . . . . . 6-38

6.5.6.1 PCI Master Wait State (MWS) Bit 0 . . . . . . . . . . . . . . . . 6-39

6.5.6.2 PCI Master Transmit Data Request (MTRQ) Bit 1 . . . . . 6-39

6.5.6.3 PCI Master Receive Data Request (MRRQ) Bit 2 . . . . . 6-40

6.5.6.4 Master Address Request (MARQ) Bit 4 . . . . . . . . . . . . . 6-40

6.5.6.5 Address Parity Error (APER) Bit 5 . . . . . . . . . . . . . . . . . 6-40

6.5.6.6 Data Parity Error (DPER) Bit 6. . . . . . . . . . . . . . . . . . . . 6-41

6.5.6.7 Master Abort (MAB) Bit 7 . . . . . . . . . . . . . . . . . . . . . . . . 6-41

6.5.6.8 Target Abort (TAB) Bit 8. . . . . . . . . . . . . . . . . . . . . . . . . 6-41

6.5.6.9 Target Disconnect (TDIS) Bit 9. . . . . . . . . . . . . . . . . . . . 6-41

6.5.6.10 Target Retry (TRTY) Bit 10. . . . . . . . . . . . . . . . . . . . . . . 6-42

6.5.6.11 PCI Time Out (TO) Bit 11. . . . . . . . . . . . . . . . . . . . . . . . 6-42

6.5.6.12 Host Data Transfer Complete (HDTC) Bit 12. . . . . . . . . 6-42

6.5.6.13 Remaining Data Count (RDC5-RDC0) Bits 21-16 . . . . . 6-43

6.5.6.14 DPSR Reserved Bits 23-22, 15-12 and 3. . . . . . . . . . . . 6-43

6.5.7 Host To DSP Data Path . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-43

6.5.8 DSP Receive Data FIFO (DRXR) . . . . . . . . . . . . . . . . . . . . 6-44

6.5.9 DSP To Host Data Path . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-44

6.5.10 DSP Master Transmit Data Register (DTXM). . . . . . . . . . . 6-45

6.5.11 DSP Slave Transmit Data Register (DTXS) . . . . . . . . . . . . 6-46

6.5.12 DSP Host Port GPIO Data Register (DATH). . . . . . . . . . . . 6-46

6.5.13 DSP Host Port GPIO Direction Register (DIRH). . . . . . . . . 6-47

6.6 HOST SIDE PROGRAMMING MODEL. . . . . . . . . . . . . . . . . . 6-48

6.6.1 HI32 Control Register (HCTR) . . . . . . . . . . . . . . . . . . . . . . 6-54

MOTOROLA DSP56305 User’s Manual vii

6.6.1.1 Transmit Request Enable (TREQ) Bit 1 . . . . . . . . . . . . . 6-55

6.6.1.2 Receive Request Enable (RREQ) Bit 2. . . . . . . . . . . . . . 6-56

6.6.1.3 Host Flags (HF2-HF0) Bits 5 and 3. . . . . . . . . . . . . . . . . 6-57

6.6.1.4 DMA Enable (DMAE) Bit 6 . . . . . . . . . . . . . . . . . . . . . . . 6-57

6.6.1.5 Slave Fetch Type (SFT) Bit 7 . . . . . . . . . . . . . . . . . . . . . 6-58

6.6.1.6 Host Transmit Data Transfer Format (HTF1-HTF0)

Bits 9 and 8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-59

6.6.1.7 Host Receive Data Transfer Format (HRF1-HRF0)

Bits 11 and 12 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-63

6.6.1.8 Host Semaphores (HS2-HS0) Bits 16 and 14. . . . . . . . . 6-64

6.6.1.9 Target Wait State Disable (TWSD) Bit 19 . . . . . . . . . . . 6-64

6.6.1.10 HCTR Reserved Control

Bits 31-20, 18-17, 13, 10, and 0 . . . . . . . . . . . . . . . . . . . 6-67

6.6.2 HI32 Status Register (HSTR) . . . . . . . . . . . . . . . . . . . . . . . 6-68

6.6.2.1 Transmitter Ready (TRDY) Bit 0 . . . . . . . . . . . . . . . . . . . 6-69

6.6.2.2 Host Transmit Data Request (HTRQ) Bit 1. . . . . . . . . . . 6-69

6.6.2.3 Host Receive Data Request (HRRQ) Bit 2 . . . . . . . . . . . 6-70

6.6.2.4 Host Flags (HF5-HF3) Bits 5, 4 and 3. . . . . . . . . . . . . . . 6-70

6.6.2.5 Host Interrupt A (HINT) Bit 6. . . . . . . . . . . . . . . . . . . . . . 6-70

6.6.2.6 Host Request (HREQ) Bit 7 . . . . . . . . . . . . . . . . . . . . . . 6-71

6.6.2.7 HSTR Reserved Status Bits 31-8 . . . . . . . . . . . . . . . . . . 6-71

6.6.3 Host Command Vector Register (HCVR) . . . . . . . . . . . . . . 6-72

6.6.3.1 Host Command (HC) Bit 0 . . . . . . . . . . . . . . . . . . . . . . . 6-73

6.6.3.2 Host Vector (HV6-HV0) Bits 7-1 . . . . . . . . . . . . . . . . . . . 6-74

6.6.3.3 Host Non-Maskable Interrupt (HNMI) Bit 15 . . . . . . . . . . 6-74

6.6.3.4 HCVR Reserved Bits 31-16, 14-8. . . . . . . . . . . . . . . . . . 6-74

6.6.4 Host Slave Receive Data Register (HRXS). . . . . . . . . . . . . 6-75

6.6.5 Host Master Receive Data Register (HRXM) . . . . . . . . . . . 6-76

6.6.6 Host Transmit Data Register (HTXR) . . . . . . . . . . . . . . . . . 6-76

6.6.7 Device/Vendor ID Configuration Register (CDID/CVID) . . . 6-78

6.6.8 Status/Command Configuration Register (CSTR/CCMR) . . 6-78

6.6.8.1 Memory Space Enable (MSE) Bit 1 . . . . . . . . . . . . . . . . 6-80

6.6.8.2 Bus Master Enable (BM) Bit 2. . . . . . . . . . . . . . . . . . . . . 6-80

6.6.8.3 Parity Error Response (PERR) Bit 6. . . . . . . . . . . . . . . . 6-80

6.6.8.4 Wait Cycle Control (WCC) Bit 7 . . . . . . . . . . . . . . . . . . . 6-80

6.6.8.5 System Error Enable (SERE) Bit 8 . . . . . . . . . . . . . . . . . 6-81

viii DSP56305 User’s Manual MOTOROLA

6.6.8.6 Fast Back-to-Back Capable (FBBC) Bit 23. . . . . . . . . . . 6-81

6.6.8.7 Data Parity Reported (DPR) Bit 24. . . . . . . . . . . . . . . . . 6-81

6.6.8.8 DEVSEL Timing (DST1-DST0) Bits 26 and 25. . . . . . . . 6-81

6.6.8.9 Signaled Target Abort (STA) Bit 27 . . . . . . . . . . . . . . . . 6-81

6.6.8.10 Received Target Abort (RTA) Bit 28. . . . . . . . . . . . . . . . 6-81

6.6.8.11 Received Master Abort (RMA) Bit 29 . . . . . . . . . . . . . . . 6-82

6.6.8.12 Signaled System Error (SSE) Bit 30. . . . . . . . . . . . . . . . 6-82

6.6.8.13 Detected Parity Error (DPE) Bit 31. . . . . . . . . . . . . . . . . 6-82

6.6.8.14 CSTR Reserved Bits 23-16 . . . . . . . . . . . . . . . . . . . . . . 6-82

6.6.8.15 CCMR Reserved Bits 15-10. . . . . . . . . . . . . . . . . . . . . . 6-82

6.6.8.16 CCMR Not Implemented Bits 9, 5-3. . . . . . . . . . . . . . . . 6-82

6.6.9 Class Code/Revision ID Configuration Register

(CCCR/CRID) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-83

6.6.10 Header Type/Latency Timer Configuration Register

(CHTY/CLAT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-84

6.6.10.1 Header Type (HT7-HT0) Bits 23-16 . . . . . . . . . . . . . . . . 6-84

6.6.10.2 Latency Timer (LT7-LT0) Bits 15-8. . . . . . . . . . . . . . . . . 6-85

6.6.10.3 CHTY/CLAT Not Implemented Bits 31-24,7-0 . . . . . . . . 6-85

6.6.11 Memory Space Base Address Configuration Register

(CBMA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-86

6.6.11.1 Memory Space Indicator (MSI) Bit 0. . . . . . . . . . . . . . . . 6-86

6.6.11.2 Memory Space (MS1-MS0) Bits 2 and 1 . . . . . . . . . . . . 6-87

6.6.11.3 Pre-fetch (PF) Bit 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-87

6.6.11.4 Memory Base Address (PM31-PM16) Bits 31-4. . . . . . . 6-87

6.6.11.5 Universal Bus Mode Base Address (GB10-GB3)

Bits 23-16 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-87

6.6.12 Interrupt Line - Interrupt Signal Configuration Register

(CILP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-88

6.7 SELF CONFIGURATION MODE. . . . . . . . . . . . . . . . . . . . . . . 6-89

6.7.1 Self Configuration Procedure for the PCI Mode . . . . . . . . . 6-90

6.7.2 Self Configuration Procedure for the Universal Bus Mode . 6-90

6.8 HOST PORT SIGNALS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-91

HI32 CONTROL, STATUS AND CONFIGURATION REGISTERS.

. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-106

6.9 INTERRUPT VECTORS . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-107

6.10 VIA PROGRAMMING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-107

MOTOROLA DSP56305 User’s Manual ix

6.11 EXAMPLES OF HOST TO HI32 CONNECTIONS. . . . . . . . . 6-108

SECTION 7 ENHANCED SYNCHRONOUS SERIAL INTERFACE

(ESSI). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1

7.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3

7.2 ESSI ENHANCEMENTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3

7.3 ESSI DATA AND CONTROL SIGNALS. . . . . . . . . . . . . . . . . . . 7-4

7.3.1 Serial Transmit Data Signal (STD) . . . . . . . . . . . . . . . . . . . . 7-4

7.3.2 Serial Receive Data Signal (SRD). . . . . . . . . . . . . . . . . . . . . 7-5

7.3.3 Serial Clock (SCK). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-6

7.3.4 Serial Control Signal (SC0) . . . . . . . . . . . . . . . . . . . . . . . . . . 7-8

7.3.5 Serial Control Signal (SC1) . . . . . . . . . . . . . . . . . . . . . . . . . 7-10

7.3.6 Serial Control Signal (SC2) . . . . . . . . . . . . . . . . . . . . . . . . . 7-12

7.4 ESSI PROGRAMMING MODEL. . . . . . . . . . . . . . . . . . . . . . . . 7-13

7.4.1 ESSI Control Register A (CRA) . . . . . . . . . . . . . . . . . . . . . . 7-15

7.4.1.1 Prescale Modulus Select (PM[7:0]) CRA Bits 7-0. . . . . . 7-15

7.4.1.2 Reserved CRA Bits 8-10. . . . . . . . . . . . . . . . . . . . . . . . . 7-15

7.4.1.3 Prescaler Range (PSR) CRA Bit 11 . . . . . . . . . . . . . . . . 7-15

7.4.1.4 Frame Rate Divider Control DC[4:0] CRA Bits 16-12 . . . 7-16

7.4.1.4.1 Normal Mode (MOD = 0) . . . . . . . . . . . . . . . . . . . . . . 7-17

7.4.1.4.2 Network Mode (MOD = 1; DC ≠ 00000) . . . . . . . . . . . 7-17

7.4.1.4.3 On-Demand Mode (MOD = 1; DC = 00000). . . . . . . . 7-17

7.4.1.5 Reserved CRA Bit 17 . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-18

7.4.1.6 Alignment Control (ALC) CRA Bit 18 . . . . . . . . . . . . . . . 7-18

7.4.1.7 Word Length Control (WL[2:0]) CRA Bits 21-19 . . . . . . . 7-19

7.4.1.8 Select SC1 as Transmitter 0 Drive Enable (SSC1)

CRA Bit 22 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-19

7.4.1.9 Reserved CRA Bit 23 . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-19

7.4.2 ESSI Control Register B (CRB) . . . . . . . . . . . . . . . . . . . . . . 7-20

7.4.2.1 Serial Output Flags (OF[1:0]) CRB Bits 1-0 . . . . . . . . . . 7-20

7.4.2.1.1 Serial Output Flag 0 (OF0) CRB Bit 0 . . . . . . . . . . . . 7-20

7.4.2.1.2 Serial Output Flag 1 (OF1) CRB Bit 1 . . . . . . . . . . . . 7-21

7.4.2.2 Serial Control Direction 0 (SCD0) CRB Bit 2 . . . . . . . . . 7-21

7.4.2.3 Serial Control Direction 1 (SCD1) CRB Bit 3 . . . . . . . . . 7-22

7.4.2.4 Serial Control Direction 2 (SCD2) CRB Bit 4 . . . . . . . . . 7-22

7.4.2.5 Clock Source Direction (SCKD) CRB Bit 5 . . . . . . . . . . . 7-22

x DSP56305 User’s Manual MOTOROLA

7.4.2.6 Shift Direction (SHFD) CRB Bit 6. . . . . . . . . . . . . . . . . . 7-22

7.4.2.7 Frame Sync Length FSL[1:0] CRB Bits 8-7 . . . . . . . . . . 7-22

7.4.2.8 Frame Sync Relative Timing (FSR) CRB Bit 9. . . . . . . . 7-23

7.4.2.9 Frame Sync Polarity (FSP) CRB Bit 10 . . . . . . . . . . . . . 7-23

7.4.2.10 Clock Polarity (CKP) CRB Bit 11 . . . . . . . . . . . . . . . . . . 7-24

7.4.2.11 Synchronous /Asynchronous (SYN) CRB Bit 12 . . . . . . 7-24

7.4.2.12 ESSI Mode Select (MOD) CRB Bit 13 . . . . . . . . . . . . . . 7-27

7.4.2.13 Enabling and Disabling Data Transmission

from the ESSI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-29

7.4.2.14 ESSI Transmit 2 Enable (TE2) CRB Bit 14 . . . . . . . . . . 7-29

7.4.2.15 ESSI Transmit 1 Enable (TE1) CRB Bit 15 . . . . . . . . . . 7-30

7.4.2.16 ESSI Transmit 0 Enable (TE0) CRB Bit 16 . . . . . . . . . . 7-31

7.4.2.17 ESSI Receive Enable (RE) CRB Bit 17 . . . . . . . . . . . . . 7-33

7.4.2.18 ESSI Transmit Interrupt Enable (TIE) CRB Bit 18 . . . . . 7-34

7.4.2.19 ESSI Receive Interrupt Enable (RIE) CRB Bit 19. . . . . . 7-34

7.4.2.20 ESSI Transmit Last Slot Interrupt Enable (TLIE)

CRB Bit 20 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-34

7.4.2.21 ESSI Receive Last Slot Interrupt Enable (RLIE)

CRB Bit 21 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-34

7.4.2.22 ESSI Transmit Exception Interrupt Enable (TEIE)

CRB Bit 22 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-35

7.4.2.23 ESSI Receive Exception Interrupt Enable (REIE)

CRB Bit 23 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-35

7.4.3 ESSI Status Register (SSISR) . . . . . . . . . . . . . . . . . . . . . . 7-35

7.4.3.1 Serial Input Flag 0 (IF0) SSISR Bit 0 . . . . . . . . . . . . . . . 7-35

7.4.3.2 Serial Input Flag 1 (IF1) SSISR Bit 1 . . . . . . . . . . . . . . . 7-36

7.4.3.3 Transmit Frame Sync Flag (TFS) SSISR Bit 2. . . . . . . . 7-36

7.4.3.4 Receive Frame Sync Flag (RFS) SSISR Bit 3 . . . . . . . . 7-36

7.4.3.5 Transmitter Underrun Error Flag (TUE) SSISR Bit 4 . . . 7-37

7.4.3.6 Receiver Overrun Error Flag (ROE) SSISR Bit 5. . . . . . 7-37

7.4.3.7 ESSI Transmit Data Register Empty (TDE) SSISR Bit 6 7-37

7.4.3.8 ESSI Receive Data Register Full (RDF) SSISR Bit 7. . . 7-37

7.4.4 ESSI Receive Shift Register. . . . . . . . . . . . . . . . . . . . . . . . 7-40

7.4.5 ESSI Receive Data Register (RX). . . . . . . . . . . . . . . . . . . . 7-40

7.4.6 ESSI Transmit Shift Registers. . . . . . . . . . . . . . . . . . . . . . . 7-40

7.4.7 ESSI Transmit Data Registers . . . . . . . . . . . . . . . . . . . . . . 7-41

MOTOROLA DSP56305 User’s Manual xi

7.4.8 ESSI Time Slot Register (TSR) . . . . . . . . . . . . . . . . . . . . . . 7-41

7.4.9 Transmit Slot Mask Registers (TSMA, TSMB). . . . . . . . . . . 7-41

7.4.10 Receive Slot Mask Registers (RSMA, RSMB). . . . . . . . . . . 7-42

7.5 OPERATING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-43

7.5.1 ESSI Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-43

7.5.2 ESSI Exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-45

7.5.2.1 ESSI Exception Types . . . . . . . . . . . . . . . . . . . . . . . . . . 7-45

7.5.2.2 Exception Configuration . . . . . . . . . . . . . . . . . . . . . . . . . 7-46

7.5.3 Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-48

7.5.3.1 Normal Mode (CRB(MOD) = 0). . . . . . . . . . . . . . . . . . . . 7-48

7.5.3.2 Network Mode (CRB(MOD) = 1; CRA(DC) ≠ 00000) . . . 7-48

7.5.3.3 On-Demand Mode (CRB(MOD) = 1, DC = 00000) . . . . . 7-50

7.5.3.4 Synchronous/Asynchronous Operating Modes. . . . . . . . 7-50

7.5.3.5 Frame Sync Settings. . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-51

7.5.3.5.1 Frame Sync Signal Format. . . . . . . . . . . . . . . . . . . . . 7-51

7.5.3.5.2 Frame Sync Length for Multiple Devices . . . . . . . . . . 7-51

7.5.3.5.3 Word Length Frame Sync Position. . . . . . . . . . . . . . . 7-51

7.5.3.5.4 Frame Sync Polarity . . . . . . . . . . . . . . . . . . . . . . . . . . 7-52

7.5.3.6 Selecting the Bit Shift Order for the Transmitter . . . . . . . 7-52

7.5.4 ESSI Flag Usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-53

7.6 GPIO/ESSI SELECTION AND GPIO USAGE . . . . . . . . . . . . . 7-53

7.6.1 Port Control Register (PCR) . . . . . . . . . . . . . . . . . . . . . . . . 7-54

7.6.2 Port Direction Register (PRR) . . . . . . . . . . . . . . . . . . . . . . . 7-55

7.6.3 Port Data Register (PDR) . . . . . . . . . . . . . . . . . . . . . . . . . . 7-56

SECTION 8 SERIAL COMMUNICATION INTERFACE (SCI). . . . . 8-1

8.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3

8.2 SCI I/O SIGNALS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3

8.2.1 Receive Data (RXD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-4

8.2.2 Transmit Data (TXD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-4

8.2.3 SCI Serial Clock (SCLK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-4

8.3 SCI PROGRAMMING MODEL. . . . . . . . . . . . . . . . . . . . . . . . . . 8-5

8.3.1 SCI Control Register (SCR). . . . . . . . . . . . . . . . . . . . . . . . . . 8-9

8.3.1.1 Word Select (WDS[0:2]) SCR Bits 0-2 . . . . . . . . . . . . . . . 8-9

8.3.1.2 SCI Shift Direction (SSFTD) SCR Bit 3. . . . . . . . . . . . . . 8-10

8.3.1.3 Send Break (SBK) SCR Bit 4 . . . . . . . . . . . . . . . . . . . . . 8-10

xii DSP56305 User’s Manual MOTOROLA

8.3.1.4 Wakeup Mode Select (WAKE) SCR Bit 5. . . . . . . . . . . . 8-10

8.3.1.5 Receiver Wakeup Enable (RWU) SCR Bit 6 . . . . . . . . . 8-11

8.3.1.6 Wired-OR Mode Select (WOMS) SCR Bit 7. . . . . . . . . . 8-11

8.3.1.7 Receiver Enable (RE) SCR Bit 8 . . . . . . . . . . . . . . . . . . 8-11

8.3.1.8 Transmitter Enable (TE) SCR Bit 9 . . . . . . . . . . . . . . . . 8-12

8.3.1.9 Idle Line Interrupt Enable (ILIE) SCR Bit 10. . . . . . . . . . 8-12

8.3.1.10 SCI Receive Interrupt Enable (RIE) SCR Bit 11. . . . . . . 8-13

8.3.1.11 SCI Transmit Interrupt Enable (TIE) SCR Bit 12 . . . . . . 8-13

8.3.1.12 Timer Interrupt Enable (TMIE) SCR Bit 13. . . . . . . . . . . 8-13

8.3.1.13 Timer Interrupt Rate (STIR) SCR Bit 14. . . . . . . . . . . . . 8-13

8.3.1.14 SCI Clock Polarity (SCKP) SCR Bit 15. . . . . . . . . . . . . . 8-14

8.3.1.15 SCI Receive with Exception Interrupt Enable

(REIE) SCR Bit 16 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-14

8.3.2 SCI Status Register (SSR) . . . . . . . . . . . . . . . . . . . . . . . . . 8-14

8.3.2.1 Transmitter Empty (TRNE) SSR Bit 0 . . . . . . . . . . . . . . 8-14

8.3.2.2 Transmit Data Register Empty (TDRE) SSR Bit 1 . . . . . 8-14

8.3.2.3 Receive Data Register Full (RDRF) SSR Bit 2. . . . . . . . 8-15

8.3.2.4 Idle Line Flag (IDLE) SSR Bit 3 . . . . . . . . . . . . . . . . . . . 8-15

8.3.2.5 Overrun Error Flag (OR) SSR Bit 4 . . . . . . . . . . . . . . . . 8-15

8.3.2.6 Parity Error (PE) SSR Bit 5. . . . . . . . . . . . . . . . . . . . . . . 8-16

8.3.2.7 Framing Error Flag (FE) SSR Bit 6. . . . . . . . . . . . . . . . . 8-16

8.3.2.8 Received Bit 8 Address (R8) SSR Bit 7 . . . . . . . . . . . . . 8-16

8.3.3 SCI Clock Control Register (SCCR) . . . . . . . . . . . . . . . . . . 8-17

8.3.3.1 Clock Divider (CD[11:0]) SCCR Bits 11–0 . . . . . . . . . . . 8-18

8.3.3.2 Clock Out Divider (COD) SCCR Bit 12. . . . . . . . . . . . . . 8-18

8.3.3.3 SCI Clock Prescaler (SCP) SCCR Bit 13. . . . . . . . . . . . 8-18

8.3.3.4 Receive Clock Mode Source Bit (RCM) SCCR Bit 14 . . 8-19

8.3.3.5 Transmit Clock Source Bit (TCM) SCCR Bit 15 . . . . . . . 8-20

8.3.4 SCI Data Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-20

8.3.4.1 SCI Receive Registers (SRX). . . . . . . . . . . . . . . . . . . . . 8-21

8.3.4.2 SCI Transmit Registers . . . . . . . . . . . . . . . . . . . . . . . . . 8-21

8.4 OPERATING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-23

8.4.1 SCI After Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-24

8.4.2 SCI Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-27

8.4.3 SCI Initialization Example . . . . . . . . . . . . . . . . . . . . . . . . . . 8-27

8.4.4 Preamble, Break, and Data Transmission Priority . . . . . . . 8-28

MOTOROLA DSP56305 User’s Manual xiii

8.4.5 SCI Exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-29

8.5 GPIO SIGNALS AND REGISTERS . . . . . . . . . . . . . . . . . . . . . 8-29

8.5.1 Port E Control Register (PCRE) . . . . . . . . . . . . . . . . . . . . . 8-29

8.5.2 Port E Direction Register (PRRE) . . . . . . . . . . . . . . . . . . . . 8-30

8.5.3 Port E Data Register (PDRE) . . . . . . . . . . . . . . . . . . . . . . . 8-31

SECTION 9 TIMER/EVENT COUNTER. . . . . . . . . . . . . . . . . . . . . . 9-1

9.1 INTRODUCTION TO THE TIMER/EVENT COUNTER . . . . . . . 9-3

9.2 TIMER/EVENT COUNTER ARCHITECTURE . . . . . . . . . . . . . . 9-3

9.2.1 Timer/Event Counter Block Diagram . . . . . . . . . . . . . . . . . . . 9-4

9.2.2 Timer/Event Counter Programming Model . . . . . . . . . . . . . . 9-4

9.2.3 Prescaler Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-5

9.2.4 Timer Prescaler Load Register (TPLR) . . . . . . . . . . . . . . . . . 9-5

9.2.4.1 Prescaler Preload Value PL[20:0] — TPLR Bits 20-0. . . . 9-6

9.2.4.2 Prescaler Source PS[1:0] — TPLR Bits 22-21 . . . . . . . . . 9-6

9.2.4.3 Reserved Bit — TPLR Bit 23. . . . . . . . . . . . . . . . . . . . . . . 9-6

9.2.5 Timer Prescaler Count Register (TPCR). . . . . . . . . . . . . . . . 9-7

9.2.5.1 Prescaler Counter Value PC[20:0] — TPCR Bits 20-0 . . . 9-7

9.2.5.2 Reserved Bits — TPCR Bits 23-21 . . . . . . . . . . . . . . . . . . 9-7

9.3 TIMER ARCHITECTURE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-7

9.3.1 Timer Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-9

9.3.2 Timer Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . 9-9

9.3.3 Timer Control/Status Register (TCSR) . . . . . . . . . . . . . . . . 9-10

9.3.3.1 Timer Enable (TE) — TCSR Bit 0. . . . . . . . . . . . . . . . . . 9-11

9.3.3.2 Timer Overflow Interrupt Enable

(TOIE) — TCSR Bit 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-11

9.3.3.3 Timer Compare Interrupt Enable

(TCIE) — TCSR Bit 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-11

9.3.3.4 Timer Control (TC[3:0]) — TCSR Bits 4-7. . . . . . . . . . . . 9-11

9.3.3.5 Inverter (INV) — TCSR Bit 8. . . . . . . . . . . . . . . . . . . . . . 9-13

9.3.3.6 Timer Reload Mode (TRM) — TCSR Bit 9 . . . . . . . . . . . 9-14

9.3.3.7 Direction (DIR) — TCSR Bit 11. . . . . . . . . . . . . . . . . . . . 9-15

9.3.3.8 Data Input (DI) — TCSR Bit 12. . . . . . . . . . . . . . . . . . . . 9-15

9.3.3.9 Data Output (DO) — TCSR Bit 13 . . . . . . . . . . . . . . . . . 9-15

9.3.3.10 Prescaler Clock Enable (PCE) — TCSR Bit 15 . . . . . . . 9-16

9.3.3.11 Timer Overflow Flag (TOF) — TCSR Bit 20 . . . . . . . . . . 9-16

xiv DSP56305 User’s Manual MOTOROLA

9.3.3.12 Timer Compare Flag (TCF) — TCSR Bit 21. . . . . . . . . . 9-16

9.3.3.13 Reserved Bits — TCSR Bits 3, 10, 14, 16-19, 22, 23. . . 9-16

9.3.4 Timer Load Register (TLR) . . . . . . . . . . . . . . . . . . . . . . . . . 9-17

9.3.5 Timer Compare Register (TCPR) . . . . . . . . . . . . . . . . . . . . 9-17

9.3.6 Timer Count Register (TCR). . . . . . . . . . . . . . . . . . . . . . . . 9-17

9.4 TIMER MODES OF OPERATION. . . . . . . . . . . . . . . . . . . . . . 9-18

9.4.1 Timer Modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-19

9.4.1.1 Timer GPIO (Mode 0). . . . . . . . . . . . . . . . . . . . . . . . . . . 9-19

9.4.1.2 Timer Pulse (Mode 1). . . . . . . . . . . . . . . . . . . . . . . . . . . 9-20

9.4.1.3 Timer Toggle (Mode 2). . . . . . . . . . . . . . . . . . . . . . . . . . 9-21

9.4.1.4 Timer Event Counter (Mode 3). . . . . . . . . . . . . . . . . . . . 9-22

9.4.2 Signal Measurement Modes . . . . . . . . . . . . . . . . . . . . . . . . 9-23

9.4.2.1 Measurement Accuracy . . . . . . . . . . . . . . . . . . . . . . . . . 9-23

9.4.2.2 Measurement Input Width (Mode 4). . . . . . . . . . . . . . . . 9-23

9.4.2.3 Measurement Input Period (Mode 5) . . . . . . . . . . . . . . . 9-24

9.4.2.4 Measurement Capture (Mode 6) . . . . . . . . . . . . . . . . . . 9-25

9.4.3 Pulse Width Modulation (PWM, Mode 7) . . . . . . . . . . . . . . 9-26

9.4.4 Watchdog Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-27

9.4.4.1 Watchdog Pulse (Mode 9) . . . . . . . . . . . . . . . . . . . . . . . 9-27

9.4.4.2 Watchdog Toggle (Mode 10) . . . . . . . . . . . . . . . . . . . . . 9-28

9.4.5 Reserved Modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-29

9.4.6 Special Cases. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-29

9.4.6.1 Timer Behavior during Wait . . . . . . . . . . . . . . . . . . . . . . 9-29

9.4.6.2 Timer Behavior during Stop . . . . . . . . . . . . . . . . . . . . . . 9-29

9.4.7 DMA Trigger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-29

SECTION 10 ON-CHIP EMULATION MODULE. . . . . . . . . . . . . . . 10-1

10.1 INTRODUCTION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3

10.2 ONCE MODULE SIGNALS . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3

10.3 DEBUG EVENT (DE). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4

10.4 ONCE CONTROLLER. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5

10.4.1 OnCE Command Register (OCR). . . . . . . . . . . . . . . . . . . . 10-5

10.4.1.1 Register Select (RS4–RS0) Bits 0–4 . . . . . . . . . . . . . . . 10-6

10.4.1.2 Exit Command (EX) Bit 5 . . . . . . . . . . . . . . . . . . . . . . . . 10-6

10.4.1.3 GO Command (GO) Bit 6. . . . . . . . . . . . . . . . . . . . . . . . 10-6

10.4.1.4 Read/Write Command (R/W

) Bit 7 . . . . . . . . . . . . . . . . . 10-6

MOTOROLA DSP56305 User’s Manual xv

10.4.2 OnCE Decoder (ODEC). . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-8

10.4.3 OnCE Status and Control Register (OSCR) . . . . . . . . . . . . 10-8

10.4.3.1 Trace Mode Enable (TME) Bit 0 . . . . . . . . . . . . . . . . . . . 10-8

10.4.3.2 Interrupt Mode Enable (IME) Bit 1. . . . . . . . . . . . . . . . . . 10-8

10.4.3.3 Software Debug Occurrence (SWO) Bit 2. . . . . . . . . . . . 10-9

10.4.3.4 Memory Breakpoint Occurrence (MBO) Bit 3 . . . . . . . . . 10-9

10.4.3.5 Trace Occurrence (TO) Bit 4. . . . . . . . . . . . . . . . . . . . . . 10-9

10.4.3.6 Reserved OCSR Bit 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-9

10.4.3.7 Core Status (OS0, OS1) Bits 6-7 . . . . . . . . . . . . . . . . . . 10-9

10.4.3.8 Reserved Bits 8-23 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-10

10.5 ONCE MEMORY BREAKPOINT LOGIC . . . . . . . . . . . . . . . . 10-10

10.5.1 OnCE Memory Address Latch (OMAL) . . . . . . . . . . . . . . . 10-11

10.5.2 OnCE Memory Limit Register 0 (OMLR0) . . . . . . . . . . . . . 10-11

10.5.3 OnCE Memory Address Comparator 0 (OMAC0) . . . . . . . 10-11

10.5.4 OnCE Memory Limit Register 1 (OMLR1) . . . . . . . . . . . . . 10-11

10.5.5 OnCE Memory Address Comparator 1 (OMAC1) . . . . . . . 10-11

10.5.6 OnCE Breakpoint Control Register (OBCR) . . . . . . . . . . . 10-12

10.5.6.1 Memory Breakpoint Select (MBS0–MBS1)

Bits 0–1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-12

10.5.6.2 Breakpoint 0 Read/Write Select (RW00–RW01)

Bits 2–3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-12

10.5.6.3 Breakpoint 0 Condition Code Select (CC00–CC01)

Bits 4–5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-13

10.5.6.4 Breakpoint 1 Read/Write Select (RW10–RW11)

Bits 6–7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-13

10.5.6.5 Breakpoint 1 Condition Code Select (CC10–CC11)

Bits 8–9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-14

10.5.6.6 Breakpoint 0 and 1 Event Select (BT0–BT1)

Bits10–11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-14

10.5.6.7 OnCE Memory Breakpoint Counter (OMBC) . . . . . . . . 10-14

10.5.6.8 Reserved Bits 12-15 . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-15

10.6 ONCE TRACE LOGIC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-15

10.7 METHODS OF ENTERING THE DEBUG MODE . . . . . . . . . 10-16

10.7.1 External Debug Request During RESET Assertion. . . . . . 10-16

10.7.2 External Debug Request During Normal Activity. . . . . . . . 10-16

10.7.3 Executing the JTAG DEBUG_REQUEST Instruction . . . . 10-17

xvi DSP56305 User’s Manual MOTOROLA

10.7.4 External Debug Request During Stop Mode. . . . . . . . . . . 10-17

10.7.5 External Debug Request During Wait Mode. . . . . . . . . . . 10-17

10.7.6 Software Request During Normal Activity. . . . . . . . . . . . . 10-18

10.7.7 Enabling Trace Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-18

10.7.8 Enabling Memory Breakpoints . . . . . . . . . . . . . . . . . . . . . 10-18

10.8 PIPELINE INFORMATION AND OGDBR . . . . . . . . . . . . . . . 10-18

10.8.1 OnCE PDB Register (OPDBR) . . . . . . . . . . . . . . . . . . . . . 10-19

10.8.2 OnCE PIL Register (OPILR) . . . . . . . . . . . . . . . . . . . . . . . 10-19

10.8.3 OnCE GDB Register (OGDBR). . . . . . . . . . . . . . . . . . . . . 10-20

10.9 TRACE BUFFER. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-20

10.9.1 OnCE PAB Register for Fetch (OPABFR) . . . . . . . . . . . . 10-20

10.9.2 PAB Register for Decode (OPABDR) . . . . . . . . . . . . . . . . 10-20

10.9.3 OnCE PAB Register for Execute (OPABEX) . . . . . . . . . . 10-21

10.9.4 Trace Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-21

10.10 ONCE COMMANDS AND SERIAL PROTOCOL . . . . . . . . . 10-23

10.11 TARGET SITE DEBUG SYSTEM REQUIREMENTS . . . . . . 10-23

10.12 EXAMPLES OF USING THE ONCE . . . . . . . . . . . . . . . . . . . 10-24

10.12.1 Whether the Chip has Entered the Debug Mode . . . . . . . 10-24

10.12.2 Polling the JTAG Instruction Shift Register. . . . . . . . . . . . 10-24

10.12.3 Saving Pipeline Information . . . . . . . . . . . . . . . . . . . . . . . 10-25

10.12.4 Reading the Trace Buffer . . . . . . . . . . . . . . . . . . . . . . . . . 10-25

10.12.5 Displaying a Specified Register . . . . . . . . . . . . . . . . . . . . 10-26

10.12.6 Displaying X Memory Area Starting at Address $xxxx . . . 10-27

10.12.7 Going from Debug to Normal Mode in a Current Program 10-28

10.12.8 Going from Debug to Normal Mode in a New Program . . 10-28

10.13 EXAMPLES OF JTAG AND ONCE INTERACTION . . . . . . . 10-29

SECTION 11 JTAG PORT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1

11.1 INTRODUCTION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-3

11.2 JTAG SIGNALS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5

11.2.1 Test Clock (TCK). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5

11.2.2 Test Mode Select (TMS). . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5

11.2.3 Test Data Input (TDI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5

11.2.4 Test Data Output (TDO) . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5

11.2.5 Test Reset (TRST

) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5

11.3 TAP CONTROLLER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6

MOTOROLA DSP56305 User’s Manual xvii

11.3.1 Boundary Scan Register . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-7

11.3.2 Instruction Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-7

11.3.2.1 EXTEST (B[3:0] = 0000) . . . . . . . . . . . . . . . . . . . . . . . . . 11-9

11.3.2.2 SAMPLE/PRELOAD (B[3:0] = 0001). . . . . . . . . . . . . . . . 11-9

11.3.2.3 IDCODE (B[3:0] = 0010) . . . . . . . . . . . . . . . . . . . . . . . . . 11-9

11.3.2.4 CLAMP (B[3:0] = 0011). . . . . . . . . . . . . . . . . . . . . . . . . 11-10

11.3.2.5 HI-Z (B[3:0] = 0100) . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-11

11.3.2.6 ENABLE_ONCE(B[3:0] = 0110) . . . . . . . . . . . . . . . . . . 11-11

11.3.2.7 DEBUG_REQUEST(B[3:0] = 0111) . . . . . . . . . . . . . . . 11-11

11.3.2.8 BYPASS (B[3:0] = 1111) . . . . . . . . . . . . . . . . . . . . . . . 11-12

11.4 DSP56300 RESTRICTIONS . . . . . . . . . . . . . . . . . . . . . . . . . 11-12

11.5 DSP56305 BOUNDARY SCAN REGISTER . . . . . . . . . . . . . 11-13

SECTION 12 FILTER CO-PROCESSOR . . . . . . . . . . . . . . . . . . . . 12-1

12.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3

12.1.1 FCOP Support for GSM. . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-3

12.2 FEATURES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4

12.3 BLOCK DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4

12.3.1 Peripheral Module Bus (PMB) Interface . . . . . . . . . . . . . . . 12-5

12.3.2 FCOP Memory Banks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-6

12.3.3 Multiplier and Accumulator (FMAC). . . . . . . . . . . . . . . . . . . 12-6

12.4 PROGRAMMING MODEL . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-6

12.4.1 FCOP Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-7

12.4.2 FCOP Data Input Register (FDIR). . . . . . . . . . . . . . . . . . . . 12-8

12.4.3 FCOP Data Output Register (FDOR) . . . . . . . . . . . . . . . . . 12-8

12.4.4 FCOP Coefficients Input Register (FCIR) . . . . . . . . . . . . . . 12-9

12.4.5 FCOP Filter Count Register (FCNT) . . . . . . . . . . . . . . . . . . 12-9

12.4.6 FCOP Control/Status Register (FCSR) . . . . . . . . . . . . . . . . 12-9

12.4.6.1 FCOP Enable (FEN)—FCSR Bit 0 . . . . . . . . . . . . . . . . 12-10

12.4.6.2 FCOP Operation Mode (FOM[1:0])—FCSR Bits 4–5 . . 12-10

12.4.6.3 FCOP Decimation (FDCM)—FCSR Bit 8 . . . . . . . . . . . 12-11

12.4.6.4 FCOP Data Input Interrupt Enable (FDIIE)—

FCSR Bit 10 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-11

12.4.6.5 FCOP Data Output Interrupt Enable (FDOIE)—

FCSR Bit 11 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-12

12.4.6.6 FCOP Data Saturation (FSAT)—FCSR Bit 12 . . . . . . . 12-12

xviii DSP56305 User’s Manual MOTOROLA

12.4.6.7 FCOP Data Input Buffer Empty (FDIBE)—

FCSR Bit 14 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-13

12.4.6.8 FCOP Data Output Buffer Full (FDOBF)—

FCSR Bit 15 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-13

12.4.6.9 FCOP Reserved Unused Bits—FCSR Bits 1, 3, 9, 13 . 12-13

12.4.6.10 FCOP Reserved Used Bits—FCSR Bits 2, 6, 7 . . . . . . 12-13

12.4.7 Interrupts and DMA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-14

12.5 OPERATION MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-14

12.5.1 Terminology Used in this Section . . . . . . . . . . . . . . . . . . . 12-15

12.5.2 Input DMA Activation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-15

12.5.3 Output DMA Activation . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-16

12.5.4 Decimation by 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-16

12.5.5 FCOP Mode 0: Real FIR Filter . . . . . . . . . . . . . . . . . . . . . 12-17

12.5.5.1 Mode 0 (Real FIR Filter), No Decimation . . . . . . . . . . . 12-17

12.5.5.2 Mode 0 (Real FIR Filter), Decimation by 2. . . . . . . . . . 12-19

12.5.5.3 Mode 0 (Complex FIR Filter Generating

Real Outputs Only), Decimation by 2. . . . . . . . . . . . . . 12-21

12.5.6 FCOP Mode 1: Full Complex FIR Filter . . . . . . . . . . . . . . 12-23

12.5.6.1 Mode 1(Full Complex FIR Filter), No Decimation. . . . . 12-23

12.5.6.2 Mode 1 (Full Complex Correlation Filter),

No Decimation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-25

12.5.6.3 Mode 1 (Full Complex FIR Filter), Decimation by 2 . . . 12-27

12.5.7 FCOP Mode 2: Full Complex FIR Filter . . . . . . . . . . . . . . 12-29

12.5.7.1 Mode 2 (Complex FIR Filter Generating Pure Real or Pure

Imaginary Outputs Alternately), No Decimation1 . . . . . . 2-29

12.5.7.2 Mode 2 (Complex FIR Filter Generating Pure Real and Pure

Imaginary Outputs Alternately), Decimation by 2. . . . . 12-31

12.5.8 FCOP Mode 3: Optimized Complex Correlation Function 12-34

12.5.8.1 Mode 3 (Complex Correlation of Non-Oversampled Data),

No Decimation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-34

12.5.8.2 Mode 3 (Complex Correlation of 2¥ Oversampled Data),

No Decimation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-37

12.6 PERFORMANCE ANALYSIS . . . . . . . . . . . . . . . . . . . . . . . . 12-40

SECTION 13 VITERBI CO-PROCESSOR . . . . . . . . . . . . . . . . . . . 13-1

13.1 INTRODUCTION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3

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