xviii MOTOROLA
List of Figures
Figure
Number
Title
Page
Number
3-36 Digital Audio Transmitter Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-72
3-37 TIO Timer Event Input Restrictions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-73
3-38 GPIO Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-75
3-39 Test Clock Input Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-75
3-40 Boundary Scan (JTAG) Timing Diagram. . . . . . . . . . . . . . . . . . . . . . . . . .3-76
3-41 Test Access Port Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3-76
5-1 Memory Maps for MSW=(X,X), CE=0, MS=0, SC=0 . . . . . . . . . . . . . . . .5-4
5-2 Memory Maps for MSW=(X,X), CE=1, MS=0, SC=0 . . . . . . . . . . . . . . . .5-4
5-3 Memory Maps for MSW=(0,0), CE=0 MS=1, SC=0. . . . . . . . . . . . . . . . . .5-5
5-4 Memory Maps for MSW=(0,1), CE=0, MS=1, SC=0 . . . . . . . . . . . . . . . . .5-5
5-5 Memory Maps for MSW=(1,0), CE=0, MS=1, SC=0 . . . . . . . . . . . . . . . . .5-6
5-6 Memory Maps for MSW=(0,0), CE=1, MS=1, SC=0 . . . . . . . . . . . . . . . . .5-6
5-7 Memory Maps for MSW=(0,1), CE=1, MS=1, SC=0 . . . . . . . . . . . . . . . . .5-7
5-8 Memory Maps for MSW=(1,0), CE=1, MS=1, SC=0 . . . . . . . . . . . . . . . . .5-7
5-9 Memory Maps for MSW=(X,X), CE=0, MS=0, SC=1 . . . . . . . . . . . . . . . .5-8
5-10 Memory Maps for MSW=(X,X), CE=1, MS=0, SC=1 . . . . . . . . . . . . . . . .5-8
5-11 Memory Maps for MSW=(0,0), CE=0, MS=1, SC=1 . . . . . . . . . . . . . . . . .5-9
5-12 Memory Maps for MSW=(0,1), CE=0, MS=1, SC=1 . . . . . . . . . . . . . . . . .5-9
5-13 Memory Maps for MSW=(1,0), CE=0, MS=1, SC=1 . . . . . . . . . . . . . . . .5-10
5-14 Memory Maps for MSW=(0,0), CE=1, MS=1, SC=1 . . . . . . . . . . . . . . . .5-10
5-15 Memory Maps for MSW=(0,1), CE=1, MS=1, SC=1 . . . . . . . . . . . . . . . .5-11
5-16 Memory Maps for MSW=(1,0), CE=1, MS=1, SC=1 . . . . . . . . . . . . . . . .5-11
6-1 Interrupt Priority Register P . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-8
6-2 Interrupt Priority Register C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6-8
8-1 HDI08 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-5
8-2 Host Control Register (HCR) (X:$FFFFC2) . . . . . . . . . . . . . . . . . . . . . . . .8-7
8-3 Host Status Register (HSR) (X:FFFFC3). . . . . . . . . . . . . . . . . . . . . . . . . .8-10
8-5 Self Chip Select logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-12
8-4 Host Base Address Register (HBAR) (X:$FFFFC5) . . . . . . . . . . . . . . . . .8-12
8-6 Host Port Control Register (HPCR) (X:$FFFFC4) . . . . . . . . . . . . . . . . . .8-13
8-7 Single strobe bus. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-15
8-8 Dual strobes bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-15
8-9 Host Data Direction Register (HDDR) (X:$FFFFC8) . . . . . . . . . . . . . . . .8-16
8-10 Host Data Register (HDR) (X:$FFFFC9). . . . . . . . . . . . . . . . . . . . . . . . . .8-17
8-11 HSR-HCR Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-19
8-12 Interface Control Register (ICR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-21
8-13 Command Vector Register (CVR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-25
8-14 Interface Status Register (ISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8-26