Arduino MicroMod STM32WB5MMG Processor Reference guide

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Reference guide

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June 2022 RM0434 Rev 10 1/1530
1
RM0434
Reference manual
Multiprotocol wireless 32-bit MCU Arm®-based Cortex®-M4 with
FPU, Bluetooth® Low-Energy and 802.15.4 radio solution
Introduction
This document is addressed to application developers. It provides complete information on
how to use the STM32WB55xx and STM32WB35xx microcontrollers.
These multiprotocol wireless and ultra-low-power devices embed a powerful
ultra-low-power radio compliant with the Bluetooth® Low Energy SIG specification 5.3 and
with IEEE 802.15.4-2011. They contain a dedicated Arm® Cortex® -M0+ for performing the
real-time low layer operation.
The STM32WB55xx and STM32WB35xx microcontrollers feature different memory sizes,
packages and peripherals.
Related documents
Available from STMicroelectronics web site www.st.com:
•STM32WB55xx and STM32WB35xx datasheets
•STM32WB55xx and STM32WB35xx errata sheets
For information on the Arm® Cortex®-M4 and Cortex®-M0+ cores, refer, respectively, to the
corresponding Technical Reference Manuals, available from the www.arm.com website.
For information on 802.15.4 refer to the IEEE website (www.ieee.org).
For information on Bluetooth® refer to www.bluetooth.com.
www.st.com
Contents RM0434
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Contents
1 Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
1.1 General information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
1.2 List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
1.3 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
1.4 Availability of peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
2 System and memory overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
2.1 System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
2.1.1 S0: CPU1 (CPU1 Cortex®-M4) I-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
2.1.2 S1: CPU1 (CPU1 Cortex®-M4) D-bus . . . . . . . . . . . . . . . . . . . . . . . . . . 64
2.1.3 S2: CPU1 (CPU1 Cortex®-M4) S-bus . . . . . . . . . . . . . . . . . . . . . . . . . . 64
2.1.4 S3: CPU2 (Cortex® -M0+) S-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
2.1.5 S4, S5: DMA-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
2.1.6 S6: Radio system-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
2.1.7 BusMatrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
2.2 Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
2.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
2.2.2 Memory map and register boundary addresses . . . . . . . . . . . . . . . . . . 67
2.2.3 Bit banding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
2.3 Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
2.4 CPU2 boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
2.5 CPU2 SRAM fetch disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
3 Embedded flash memory (FLASH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
3.2 FLASH main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
3.3 FLASH functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
3.3.1 Flash memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
3.3.2 Empty check . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
3.3.3 Error code correction (ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
3.3.4 Read access latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
3.3.5 Adaptive real-time memory accelerator (ART Accelerator) . . . . . . . . . . 79
3.3.6 Flash memory program and erase operations . . . . . . . . . . . . . . . . . . . . 82
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3.3.7 Flash main memory erase sequences . . . . . . . . . . . . . . . . . . . . . . . . . . 83
3.3.8 Flash main memory programming sequences . . . . . . . . . . . . . . . . . . . . 84
3.4 FLASH option bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
3.4.1 Option bytes description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
3.4.2 Option bytes programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
3.5 FLASH UID64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
3.6 Flash memory protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
3.6.1 Read protection (RDP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
3.6.2 Proprietary code readout protection (PCROP) . . . . . . . . . . . . . . . . . . 105
3.6.3 Write protection (WRP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
3.6.4 CPU2 security (ESE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
3.7 FLASH program/erase suspension . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
3.8 FLASH interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
3.9 Register access protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
3.10 FLASH registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .110
3.10.1 Flash memory access control register (FLASH_ACR) . . . . . . . . . . . . 110
3.10.2 Flash memory key register (FLASH_KEYR) . . . . . . . . . . . . . . . . . . . . 111
3.10.3 Flash memory option key register (FLASH_OPTKEYR) . . . . . . . . . . . 111
3.10.4 Flash memory status register (FLASH_SR) . . . . . . . . . . . . . . . . . . . . 112
3.10.5 Flash memory control register (FLASH_CR) . . . . . . . . . . . . . . . . . . . . 113
3.10.6 Flash memory ECC register (FLASH_ECCR) . . . . . . . . . . . . . . . . . . . 115
3.10.7 Flash memory option register (FLASH_OPTR) . . . . . . . . . . . . . . . . . . 116
3.10.8 Flash memory PCROP zone A start address register
(FLASH_PCROP1ASR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
3.10.9 Flash memory PCROP zone A end address register
(FLASH_PCROP1AER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
3.10.10 Flash memory WRP area A address register (FLASH_WRP1AR) . . . 119
3.10.11 Flash memory WRP area B address register (FLASH_WRP1BR) . . . 120
3.10.12 Flash memory PCROP zone B start address register
(FLASH_PCROP1BSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
3.10.13 Flash memory PCROP zone B end address register
(FLASH_PCROP1BER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
3.10.14 Flash memory IPCC mailbox data buffer address register
(FLASH_IPCCBR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
3.10.15 Flash memory CPU2 access control register (FLASH_C2ACR) . . . . . 121
3.10.16 Flash memory CPU2 status register (FLASH_C2SR) . . . . . . . . . . . . . 122
3.10.17 Flash memory CPU2 control register (FLASH_C2CR) . . . . . . . . . . . . 124
3.10.18 Secure flash memory start address register (FLASH_SFR) . . . . . . . . 125
Contents RM0434
4/1530 RM0434 Rev 10
3.10.19 Flash memory secure SRAM2 start address and CPU2 reset vector
register (FLASH_SRRVR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
3.10.20 FLASH register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
4 Radio system . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
4.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
4.3 Radio system functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
4.3.1 General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
5 Cyclic redundancy check calculation unit (CRC) . . . . . . . . . . . . . . . . 132
5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
5.2 CRC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
5.3 CRC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
5.3.1 CRC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
5.3.2 CRC internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
5.3.3 CRC operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
5.4 CRC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
5.4.1 CRC data register (CRC_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
5.4.2 CRC independent data register (CRC_IDR) . . . . . . . . . . . . . . . . . . . . 135
5.4.3 CRC control register (CRC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
5.4.4 CRC initial value (CRC_INIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
5.4.5 CRC polynomial (CRC_POL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
5.4.6 CRC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
6 Power control (PWR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
6.1 Power supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
6.1.1 Independent analog peripherals supply . . . . . . . . . . . . . . . . . . . . . . . . 142
6.1.2 Independent USB transceivers supply . . . . . . . . . . . . . . . . . . . . . . . . . 143
6.1.3 Independent LCD supply (available only on STM32WB55xx) . . . . . . . 143
6.1.4 Battery backup domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
6.1.5 Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
6.1.6 Dynamic voltage scaling management . . . . . . . . . . . . . . . . . . . . . . . . 145
6.2 Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
6.2.1 Power-on reset (POR) / power-down reset (PDR) / brown-out reset
(BOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
6.2.2 Programmable voltage detector (PVD) . . . . . . . . . . . . . . . . . . . . . . . . 147
RM0434 Rev 10 5/1530
RM0434 Contents
45
6.2.3 Peripheral voltage monitoring (PVM) . . . . . . . . . . . . . . . . . . . . . . . . . . 148
6.3 CPU2 boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
6.4 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
6.4.1 Run mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
6.4.2 Low-power run mode (LP run) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
6.4.3 Entering Low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
6.4.4 Exiting Low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
6.4.5 Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
6.4.6 Low-power sleep mode (LP sleep) . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
6.4.7 Stop0 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
6.4.8 Stop1 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
6.4.9 Stop2 mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
6.4.10 Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
6.4.11 Shutdown mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
6.4.12 Auto wakeup from Low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . 170
6.5 Real-time radio information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
6.6 PWR registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
6.6.1 PWR control register 1 (PWR_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . . 172
6.6.2 PWR control register 2 (PWR_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . . 173
6.6.3 PWR control register 3 (PWR_CR3) . . . . . . . . . . . . . . . . . . . . . . . . . . 174
6.6.4 PWR control register 4 (PWR_CR4) . . . . . . . . . . . . . . . . . . . . . . . . . . 176
6.6.5 PWR status register 1 (PWR_SR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
6.6.6 PWR status register 2 (PWR_SR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
6.6.7 PWR status clear register (PWR_SCR) . . . . . . . . . . . . . . . . . . . . . . . . 179
6.6.8 PWR control register 5 (PWR_CR5) . . . . . . . . . . . . . . . . . . . . . . . . . . 180
6.6.9 PWR Port A pull-up control register (PWR_PUCRA) . . . . . . . . . . . . . . 181
6.6.10 PWR Port A pull-down control register (PWR_PDCRA) . . . . . . . . . . . 182
6.6.11 PWR Port B pull-up control register (PWR_PUCRB) . . . . . . . . . . . . . 182
6.6.12 PWR Port B pull-down control register (PWR_PDCRB) . . . . . . . . . . . 183
6.6.13 PWR Port C pull-up control register (PWR_PUCRC) . . . . . . . . . . . . . 183
6.6.14 PWR Port C pull-down control register (PWR_PDCRC) . . . . . . . . . . . 184
6.6.15 PWR Port D pull-up control register (PWR_PUCRD)
(STM32WB55xx only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
6.6.16 PWR Port D pull-down control register (PWR_PDCRD)
(STM32WB55xx only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
6.6.17 PWR Port E pull-up control register (PWR_PUCRE) . . . . . . . . . . . . . 185
6.6.18 PWR Port E pull-down control register (PWR_PDCRE) . . . . . . . . . . . 186
Contents RM0434
6/1530 RM0434 Rev 10
6.6.19 PWR Port H pull-up control register (PWR_PUCRH) . . . . . . . . . . . . . 186
6.6.20 PWR Port H pull-down control register (PWR_PDCRH) . . . . . . . . . . . 187
6.6.21 PWR CPU2 control register 1 (PWR_C2CR1) . . . . . . . . . . . . . . . . . . 187
6.6.22 PWR CPU2 control register 3 (PWR_C2CR3) . . . . . . . . . . . . . . . . . . 189
6.6.23 PWR extended status and status clear register (PWR_EXTSCR) . . . 190
6.6.24 PWR register map and reset value table . . . . . . . . . . . . . . . . . . . . . . . 192
7 Peripherals interconnect matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
7.2 Interconnect matrix implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
7.3 Connection summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
7.4 Interconnection details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
7.4.1 From timer (TIM1/TIM2/TIM17) to timer (TIM1/TIM2) . . . . . . . . . . . . . 195
7.4.2 From timer (TIM1/TIM2) and EXTI to ADC (ADC1) . . . . . . . . . . . . . . . 196
7.4.3 From ADC (ADC1) to timer (TIM1) . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
7.4.4 From HSE, LSE, LSI, MSI, MCO, RTC to timers
(TIM2/TIM16/TIM17) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
7.4.5 From RTC, COMP1, COMP2 to low-power timers (LPTIM1/LPTIM2) . 197
7.4.6 From timer (TIM1/TIM2) to comparators (COMP1/COMP2) . . . . . . . . 197
7.4.7 From USB to timer (TIM2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
7.4.8 From internal analog to ADC1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
7.4.9 From comparators (COMP1/COMP2) to timers
(TIM1/TIM2/TIM16/TIM17) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
7.4.10 From system errors to timers (TIM1/TIM16/TIM17) . . . . . . . . . . . . . . . 199
7.4.11 From timers (TIM16/TIM17) to IRTIM . . . . . . . . . . . . . . . . . . . . . . . . . 199
8 Reset and clock control (RCC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
8.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
8.1.1 Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
8.1.2 System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
8.1.3 Backup domain reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
8.2 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
8.2.1 HSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
8.2.2 HSI16 clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
8.2.3 MSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
8.2.4 HSI48 clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
8.2.5 PLLs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
RM0434 Rev 10 7/1530
RM0434 Contents
45
8.2.6 LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
8.2.7 LSI1 clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
8.2.8 LSI2 clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
8.2.9 System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
8.2.10 Clock source frequency versus voltage scaling . . . . . . . . . . . . . . . . . . 211
8.2.11 Clock security system (CSS) on HSE . . . . . . . . . . . . . . . . . . . . . . . . . 212
8.2.12 Clock security system on LSE (LSECSS) . . . . . . . . . . . . . . . . . . . . . . 212
8.2.13 LSI source selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
8.2.14 SMPS step-down converter clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
8.2.15 ADC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
8.2.16 RTC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
8.2.17 Timer clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
8.2.18 Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
8.2.19 True RNG clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
8.2.20 Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
8.2.21 Internal/external clock measurement with TIM16/TIM17 . . . . . . . . . . . 216
8.2.22 Peripheral clocks enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
8.3 Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219
8.4 RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
8.4.1 RCC clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . 221
8.4.2 RCC internal clock sources calibration register (RCC_ICSCR) . . . . . . 224
8.4.3 RCC clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . 225
8.4.4 RCC PLL configuration register (RCC_PLLCFGR) . . . . . . . . . . . . . . . 228
8.4.5 RCC PLLSAI1 configuration register (RCC_PLLSAI1CFGR) . . . . . . . 231
8.4.6 RCC clock interrupt enable register (RCC_CIER) . . . . . . . . . . . . . . . . 233
8.4.7 RCC clock interrupt flag register (RCC_CIFR) . . . . . . . . . . . . . . . . . . 234
8.4.8 RCC clock interrupt clear register (RCC_CICR) . . . . . . . . . . . . . . . . . 236
8.4.9 RCC SMPS step-down converter control register (RCC_SMPSCR) . . 237
8.4.10 RCC AHB1 peripheral reset register (RCC_AHB1RSTR) . . . . . . . . . . 238
8.4.11 RCC AHB2 peripheral reset register (RCC_AHB2RSTR) . . . . . . . . . . 239
8.4.12 RCC AHB3 and AHB4 peripheral reset register (RCC_AHB3RSTR) . 240
8.4.13 RCC APB1 peripheral reset register 1 (RCC_APB1RSTR1) . . . . . . . . 241
8.4.14 RCC APB1 peripheral reset register 2 (RCC_APB1RSTR2) . . . . . . . . 243
8.4.15 RCC APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . 243
8.4.16 RCC APB3 peripheral reset register (RCC_APB3RSTR) . . . . . . . . . . 244
8.4.17 RCC AHB1 peripheral clock enable register (RCC_AHB1ENR) . . . . . 245
8.4.18 RCC AHB2 peripheral clock enable register (RCC_AHB2ENR) . . . . . 246
Contents RM0434
8/1530 RM0434 Rev 10
8.4.19 RCC AHB3 and AHB4 peripheral clock enable register
(RCC_AHB3ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247
8.4.20 RCC APB1 peripheral clock enable register 1 (RCC_APB1ENR1) . . . 248
8.4.21 RCC APB1 peripheral clock enable register 2 (RCC_APB1ENR2) . . . 250
8.4.22 RCC APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . 250
8.4.23 RCC AHB1 peripheral clocks enable in Sleep modes register
(RCC_AHB1SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
8.4.24 RCC AHB2 peripheral clocks enable in Sleep modes register
(RCC_AHB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
8.4.25 RCC AHB3 and AHB4 peripheral clocks enable in Sleep and Stop
modes register (RCC_AHB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . 254
8.4.26 RCC APB1 peripheral clocks enable in Sleep mode register 1
(RCC_APB1SMENR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255
8.4.27 RCC APB1 peripheral clocks enable in Sleep mode register 2
(RCC_APB1SMENR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
8.4.28 RCC APB2 peripheral clocks enable in Sleep mode register
(RCC_APB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
8.4.29 RCC peripherals independent clock configuration register
(RCC_CCIPR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259
8.4.30 RCC backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . 260
8.4.31 RCC control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . 262
8.4.32 RCC clock recovery RC register (RCC_CRRCR) . . . . . . . . . . . . . . . . 264
8.4.33 RCC clock HSE register (RCC_HSECR) . . . . . . . . . . . . . . . . . . . . . . . 265
8.4.34 RCC extended clock recovery register (RCC_EXTCFGR) . . . . . . . . . 266
8.4.35 RCC CPU2 AHB1 peripheral clock enable register
(RCC_C2AHB1ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268
8.4.36 RCC CPU2 AHB2 peripheral clock enable register
(RCC_C2AHB2ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269
8.4.37 RCC CPU2 AHB3 and AHB4 peripheral clock enable register
(RCC_C2AHB3ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270
8.4.38 RCC CPU2 APB1 peripheral clock enable register 1
(RCC_C2APB1ENR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271
8.4.39 RCC CPU2 APB1 peripheral clock enable register 2
(RCC_C2APB1ENR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273
8.4.40 RCC CPU2 APB2 peripheral clock enable register
(RCC_C2APB2ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273
8.4.41 RCC CPU2 APB3 peripheral clock enable register
(RCC_C2APB3ENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274
8.4.42 RCC CPU2 AHB1 peripheral clocks enable in Sleep modes register
(RCC_C2AHB1SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275
8.4.43 RCC CPU2 AHB2 peripheral clocks enable in Sleep modes register
(RCC_C2AHB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276
RM0434 Rev 10 9/1530
RM0434 Contents
45
8.4.44 RCC CPU2 AHB3 and AHB4 peripheral clocks enable in Sleep mode
register (RCC_C2AHB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278
8.4.45 RCC CPU2 APB1 peripheral clocks enable in Sleep mode register 1
(RCC_C2APB1SMENR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279
8.4.46 RCC CPU2 APB1 peripheral clocks enable in Sleep mode register 2
(RCC_C2APB1SMENR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280
8.4.47 RCC CPU2 APB2 peripheral clocks enable in Sleep mode register
(RCC_C2APB2SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
8.4.48 RCC CPU2 APB3 peripheral clock enable in Sleep mode register
(RCC_C2APB3SMENR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
8.4.49 RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283
9 General-purpose I/Os (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289
9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289
9.2 GPIO main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289
9.3 GPIO implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289
9.4 GPIO functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290
9.4.1 General-purpose I/O (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292
9.4.2 I/O pin alternate function multiplexer and mapping . . . . . . . . . . . . . . . 292
9.4.3 I/O port control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
9.4.4 I/O port data registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
9.4.5 I/O data bitwise handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
9.4.6 GPIO locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
9.4.7 I/O alternate function input/output . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
9.4.8 External interrupt/wakeup lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
9.4.9 Input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
9.4.10 Output configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295
9.4.11 Alternate function configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
9.4.12 Analog configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
9.4.13 Using the LSE oscillator pins as GPIOs . . . . . . . . . . . . . . . . . . . . . . . 297
9.4.14 Using the GPIO pins in the RTC supply domain . . . . . . . . . . . . . . . . . 297
9.4.15 Using PH3 as GPIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
9.5 GPIO registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298
9.5.1 GPIO port mode register (GPIOx_MODER)
(x =A to E and H) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298
9.5.2 GPIO port output type register (GPIOx_OTYPER)
(x = A to E and H) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299
9.5.3 GPIO port output speed register (GPIOx_OSPEEDR)
(x = A to E and H) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299
Contents RM0434
10/1530 RM0434 Rev 10
9.5.4 GPIO port pull-up/pull-down register (GPIOx_PUPDR)
(x = A to E and H) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300
9.5.5 GPIO port input data register (GPIOx_IDR)
(x = A to E and H) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300
9.5.6 GPIO port output data register (GPIOx_ODR)
(x = A to E and H) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301
9.5.7 GPIO port bit set/reset register (GPIOx_BSRR)
(x = A to E and H) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301
9.5.8 GPIO port configuration lock register (GPIOx_LCKR)
(x = A to E and H) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302
9.5.9 GPIO alternate function low register (GPIOx_AFRL)
(x = A to E and H) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303
9.5.10 GPIO alternate function high register (GPIOx_AFRH)
(x = A to E and H) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304
9.5.11 GPIO port bit reset register (GPIOx_BRR) (x = A to E and H) . . . . . . . 305
9.5.12 GPIO register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
10 System configuration controller (SYSCFG) . . . . . . . . . . . . . . . . . . . . 309
10.1 SYSCFG main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
10.2 SYSCFG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
10.2.1 SYSCFG memory remap register (SYSCFG_MEMRMP) . . . . . . . . . . 309
10.2.2 SYSCFG configuration register 1 (SYSCFG_CFGR1) . . . . . . . . . . . . 310
10.2.3 SYSCFG external interrupt configuration register 1
(SYSCFG_EXTICR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
10.2.4 SYSCFG external interrupt configuration register 2
(SYSCFG_EXTICR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312
10.2.5 SYSCFG external interrupt configuration register 3
(SYSCFG_EXTICR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
10.2.6 SYSCFG external interrupt configuration register 4
(SYSCFG_EXTICR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
10.2.7 SYSCFG SRAM2 control and status register (SYSCFG_SCSR) . . . . 316
10.2.8 SYSCFG configuration register 2 (SYSCFG_CFGR2) . . . . . . . . . . . . 317
10.2.9 SYSCFG SRAM2 write protection register (SYSCFG_SWPR1) . . . . . 318
10.2.10 SYSCFG SRAM2 key register (SYSCFG_SKR) . . . . . . . . . . . . . . . . . 318
10.2.11 SYSCFG SRAM2 write protection register 2 (SYSCFG_SWPR2) . . . 318
10.2.12 SYSCFG CPU1 interrupt mask register 1 (SYSCFG_IMR1) . . . . . . . . 319
10.2.13 SYSCFG CPU1 interrupt mask register 2 (SYSCFG_IMR2) . . . . . . . . 319
10.2.14 SYSCFG CPU2 interrupt mask register 1 (SYSCFG_C2IMR1) . . . . . 320
10.2.15 SYSCFG CPU2 interrupt mask register 2 (SYSCFG_C2IMR2) . . . . . 321
10.2.16 SYSCFG secure IP control register (SYSCFG_SIPCR) . . . . . . . . . . . 321
RM0434 Rev 10 11/1530
RM0434 Contents
45
10.2.17 SYSCFG register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
11 Direct memory access controller (DMA) . . . . . . . . . . . . . . . . . . . . . . . 325
11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325
11.2 DMA main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325
11.3 DMA implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326
11.3.1 DMA1 and DMA2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326
11.3.2 DMA request mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326
11.4 DMA functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326
11.4.1 DMA block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326
11.4.2 DMA pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328
11.4.3 DMA transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328
11.4.4 DMA arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329
11.4.5 DMA channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329
11.4.6 DMA data width, alignment and endianness . . . . . . . . . . . . . . . . . . . . 333
11.4.7 DMA error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334
11.5 DMA interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335
11.6 DMA registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335
11.6.1 DMA interrupt status register (DMA_ISR) . . . . . . . . . . . . . . . . . . . . . . 335
11.6.2 DMA interrupt flag clear register (DMA_IFCR) . . . . . . . . . . . . . . . . . . 338
11.6.3 DMA channel x configuration register (DMA_CCRx) . . . . . . . . . . . . . . 339
11.6.4 DMA channel x number of data to transfer register (DMA_CNDTRx) . 342
11.6.5 DMA channel x peripheral address register (DMA_CPARx) . . . . . . . . 342
11.6.6 DMA channel x memory address register (DMA_CMARx) . . . . . . . . . 343
11.6.7 DMA register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343
12 DMA request multiplexer (DMAMUX) . . . . . . . . . . . . . . . . . . . . . . . . . 346
12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
12.2 DMAMUX main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347
12.3 DMAMUX implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347
12.3.1 DMAMUX instantiation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347
12.3.2 DMAMUX mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347
12.4 DMAMUX functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
12.4.1 DMAMUX block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
12.4.2 DMAMUX signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
12.4.3 DMAMUX channels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
Contents RM0434
12/1530 RM0434 Rev 10
12.4.4 DMAMUX request line multiplexer . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
12.4.5 DMAMUX request generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354
12.5 DMAMUX interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355
12.6 DMAMUX registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356
12.6.1 DMAMUX request line multiplexer channel x configuration register
(DMAMUX_CxCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356
12.6.2 DMAMUX request line multiplexer interrupt channel status register
(DMAMUX_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357
12.6.3 DMAMUX request line multiplexer interrupt clear flag register
(DMAMUX_CFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357
12.6.4 DMAMUX request generator channel x configuration register
(DMAMUX_RGxCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358
12.6.5 DMAMUX request generator interrupt status register
(DMAMUX_RGSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
12.6.6 DMAMUX request generator interrupt clear flag register
(DMAMUX_RGCFR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
12.6.7 DMAMUX register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
13 Nested vectored interrupt controller (NVIC) . . . . . . . . . . . . . . . . . . . . 362
13.1 NVIC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362
13.2 NVIC implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362
13.3 Interrupt block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362
13.4 Interrupt and exception vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
13.5 Interrupt list . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369
14 Extended interrupt and event controller (EXTI) . . . . . . . . . . . . . . . . . 371
14.1 EXTI main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 371
14.2 EXTI implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 371
14.3 EXTI block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
14.3.1 EXTI connections between peripherals and CPU . . . . . . . . . . . . . . . . 373
14.4 EXTI functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374
14.4.1 EXTI configurable event input wakeup . . . . . . . . . . . . . . . . . . . . . . . . 374
14.4.2 EXTI direct event input wakeup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376
14.5 EXTI functional behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376
14.6 EXTI registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378
14.6.1 EXTI rising trigger selection register (EXTI_RTSR1) . . . . . . . . . . . . . . 378
14.6.2 EXTI falling trigger selection register (EXTI_FTSR1) . . . . . . . . . . . . . 379
RM0434 Rev 10 13/1530
RM0434 Contents
45
14.6.3 EXTI software interrupt event register (EXTI_SWIER1) . . . . . . . . . . . 379
14.6.4 EXTI pending register (EXTI_PR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . 380
14.6.5 EXTI rising trigger selection register (EXTI_RTSR2) . . . . . . . . . . . . . . 380
14.6.6 EXTI falling trigger selection register (EXTI_FTSR2) . . . . . . . . . . . . . 381
14.6.7 EXTI software interrupt event register (EXTI_SWIER2) . . . . . . . . . . . 382
14.6.8 EXTI pending register (EXTI_PR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . 383
14.6.9 EXTI CPU wakeup with interrupt mask register (EXTI_IMR1) . . . . . . . 383
14.6.10 EXTI CPU2 wakeup with interrupt mask register (EXTI_C2IMR1) . . . 384
14.6.11 EXTI CPU wakeup with event mask register (EXTI_EMR1) . . . . . . . . 384
14.6.12 EXTI CPU2 wakeup with event mask register (EXTI_C2EMR1) . . . . . 385
14.6.13 EXTI CPU wakeup with interrupt mask register (EXTI_IMR2) . . . . . . . 385
14.6.14 EXTI CPU2 wakeup with interrupt mask register (EXTI_C2IMR2) . . . 386
14.6.15 EXTI CPU wakeup with event mask register (EXTI_EMR2) . . . . . . . . 386
14.6.16 EXTI CPU2 wakeup with event mask register (EXTI_C2EMR2) . . . . . 387
14.6.17 EXTI register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388
15 Quad-SPI interface (QUADSPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390
15.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390
15.2 QUADSPI main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390
15.3 QUADSPI functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390
15.3.1 QUADSPI block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390
15.3.2 QUADSPI pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391
15.3.3 QUADSPI command sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391
15.3.4 QUADSPI signal interface protocol modes . . . . . . . . . . . . . . . . . . . . . 393
15.3.5 QUADSPI indirect mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395
15.3.6 QUADSPI automatic status-polling mode . . . . . . . . . . . . . . . . . . . . . . 396
15.3.7 QUADSPI memory-mapped mode . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
15.3.8 QUADSPI flash memory configuration . . . . . . . . . . . . . . . . . . . . . . . . 398
15.3.9 QUADSPI delayed data sampling . . . . . . . . . . . . . . . . . . . . . . . . . . . . 398
15.3.10 QUADSPI configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 398
15.3.11 QUADSPI use . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399
15.3.12 Sending the instruction only once . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401
15.3.13 QUADSPI error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401
15.3.14 QUADSPI busy bit and abort functionality . . . . . . . . . . . . . . . . . . . . . . 401
15.3.15 NCS behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401
15.4 QUADSPI interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403
15.5 QUADSPI registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 404
Contents RM0434
14/1530 RM0434 Rev 10
15.5.1 QUADSPI control register (QUADSPI_CR) . . . . . . . . . . . . . . . . . . . . . 404
15.5.2 QUADSPI device configuration register (QUADSPI_DCR) . . . . . . . . . 406
15.5.3 QUADSPI status register (QUADSPI_SR) . . . . . . . . . . . . . . . . . . . . . 407
15.5.4 QUADSPI flag clear register (QUADSPI_FCR) . . . . . . . . . . . . . . . . . . 408
15.5.5 QUADSPI data length register (QUADSPI_DLR) . . . . . . . . . . . . . . . . 409
15.5.6 QUADSPI communication configuration register (QUADSPI_CCR) . . 409
15.5.7 QUADSPI address register (QUADSPI_AR) . . . . . . . . . . . . . . . . . . . . 411
15.5.8 QUADSPI alternate-byte register (QUADSPI_ABR) . . . . . . . . . . . . . . 411
15.5.9 QUADSPI data register (QUADSPI_DR) . . . . . . . . . . . . . . . . . . . . . . . 412
15.5.10 QUADSPI polling status mask register (QUADSPI_PSMKR) . . . . . . . 412
15.5.11 QUADSPI polling status match register (QUADSPI_PSMAR) . . . . . . 413
15.5.12 QUADSPI polling interval register (QUADSPI_PIR) . . . . . . . . . . . . . . 413
15.5.13 QUADSPI low-power timeout register (QUADSPI_LPTR) . . . . . . . . . . 414
15.5.14 QUADSPI register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414
16 Analog-to-digital converter (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416
16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416
16.2 ADC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 416
16.3 ADC implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417
16.4 ADC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418
16.4.1 ADC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418
16.4.2 ADC pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 419
16.4.3 ADC clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 420
16.4.4 ADC1 connectivity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422
16.4.5 Slave AHB interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423
16.4.6 ADC Deep-power-down mode (DEEPPWD) and ADC voltage regulator
(ADVREGEN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423
16.4.7 Single-ended and differential input channels . . . . . . . . . . . . . . . . . . . . 424
16.4.8 Calibration (ADCAL, ADCALDIF, ADC_CALFACT) . . . . . . . . . . . . . . . 424
16.4.9 ADC on-off control (ADEN, ADDIS, ADRDY) . . . . . . . . . . . . . . . . . . . . 427
16.4.10 Constraints when writing the ADC control bits . . . . . . . . . . . . . . . . . . . 428
16.4.11 Channel selection (SQRx, JSQRx) . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
16.4.12 Channel-wise programmable sampling time (SMPR1, SMPR2) . . . . . 430
16.4.13 Single conversion mode (CONT = 0) . . . . . . . . . . . . . . . . . . . . . . . . . . 430
16.4.14 Continuous conversion mode (CONT = 1) . . . . . . . . . . . . . . . . . . . . . . 431
16.4.15 Starting conversions (ADSTART, JADSTART) . . . . . . . . . . . . . . . . . . . 432
16.4.16 ADC timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433
RM0434 Rev 10 15/1530
RM0434 Contents
45
16.4.17 Stopping an ongoing conversion (ADSTP, JADSTP) . . . . . . . . . . . . . . 433
16.4.18 Conversion on external trigger and trigger polarity
(EXTSEL, EXTEN, JEXTSEL, JEXTEN) . . . . . . . . . . . . . . . . . . . . . . . 435
16.4.19 Injected channel management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 437
16.4.20 Discontinuous mode (DISCEN, DISCNUM, JDISCEN) . . . . . . . . . . . . 438
16.4.21 Queue of context for injected conversions . . . . . . . . . . . . . . . . . . . . . . 439
16.4.22 Programmable resolution (RES) - Fast conversion mode . . . . . . . . . . 447
16.4.23 End of conversion, end of sampling phase (EOC, JEOC, EOSMP) . . 448
16.4.24 End of conversion sequence (EOS, JEOS) . . . . . . . . . . . . . . . . . . . . . 448
16.4.25 Timing diagrams example (single/continuous modes,
hardware/software triggers) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
16.4.26 Data management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
16.4.27 Dynamic low-power features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
16.4.28 Analog window watchdog (AWD1EN, JAWD1EN, AWD1SGL,
AWD1CH, AWD2CH, AWD3CH, AWD_HTx, AWD_LTx, AWDx) . . . . . 461
16.4.29 Oversampler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
16.4.30 Temperature sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470
16.4.31 VBAT supply monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
16.4.32 Monitoring the internal voltage reference . . . . . . . . . . . . . . . . . . . . . . 472
16.5 ADC in low-power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474
16.6 ADC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475
16.7 ADC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 476
16.7.1 ADC interrupt and status register (ADC_ISR) . . . . . . . . . . . . . . . . . . . 476
16.7.2 ADC interrupt enable register (ADC_IER) . . . . . . . . . . . . . . . . . . . . . . 478
16.7.3 ADC control register (ADC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 480
16.7.4 ADC configuration register (ADC_CFGR) . . . . . . . . . . . . . . . . . . . . . . 483
16.7.5 ADC configuration register 2 (ADC_CFGR2) . . . . . . . . . . . . . . . . . . . 487
16.7.6 ADC sample time register 1 (ADC_SMPR1) . . . . . . . . . . . . . . . . . . . . 488
16.7.7 ADC sample time register 2 (ADC_SMPR2) . . . . . . . . . . . . . . . . . . . . 489
16.7.8 ADC watchdog threshold register 1 (ADC_TR1) . . . . . . . . . . . . . . . . . 490
16.7.9 ADC watchdog threshold register 2 (ADC_TR2) . . . . . . . . . . . . . . . . . 490
16.7.10 ADC watchdog threshold register 3 (ADC_TR3) . . . . . . . . . . . . . . . . . 491
16.7.11 ADC regular sequence register 1 (ADC_SQR1) . . . . . . . . . . . . . . . . . 492
16.7.12 ADC regular sequence register 2 (ADC_SQR2) . . . . . . . . . . . . . . . . . 493
16.7.13 ADC regular sequence register 3 (ADC_SQR3) . . . . . . . . . . . . . . . . . 494
16.7.14 ADC regular sequence register 4 (ADC_SQR4) . . . . . . . . . . . . . . . . . 495
16.7.15 ADC regular data register (ADC_DR) . . . . . . . . . . . . . . . . . . . . . . . . . 495
16.7.16 ADC injected sequence register (ADC_JSQR) . . . . . . . . . . . . . . . . . . 496
Contents RM0434
16/1530 RM0434 Rev 10
16.7.17 ADC offset y register (ADC_OFRy) . . . . . . . . . . . . . . . . . . . . . . . . . . . 498
16.7.18 ADC injected channel y data register (ADC_JDRy) . . . . . . . . . . . . . . . 499
16.7.19 ADC analog watchdog 2 configuration register (ADC_AWD2CR) . . . . 499
16.7.20 ADC analog watchdog 3 configuration register (ADC_AWD3CR) . . . . 500
16.7.21 ADC differential mode selection register (ADC_DIFSEL) . . . . . . . . . . 500
16.7.22 ADC calibration factors (ADC_CALFACT) . . . . . . . . . . . . . . . . . . . . . . 501
16.8 ADC common registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 501
16.8.1 ADC common status register (ADC_CSR) . . . . . . . . . . . . . . . . . . . . . 501
16.8.2 ADC common control register (ADC_CCR) . . . . . . . . . . . . . . . . . . . . . 502
16.9 ADC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 504
17 Voltage reference buffer (VREFBUF) . . . . . . . . . . . . . . . . . . . . . . . . . . 507
17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507
17.2 VREFBUF implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507
17.3 VREFBUF functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 507
17.4 VREFBUF trimming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508
17.5 VREFBUF registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 508
17.5.1 VREFBUF control and status register (VREFBUF_CSR) . . . . . . . . . . 508
17.5.2 VREFBUF calibration control register (VREFBUF_CCR) . . . . . . . . . . 509
17.5.3 VREFBUF register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 509
18 Comparator (COMP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511
18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .511
18.2 COMP main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .511
18.3 COMP functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 512
18.3.1 COMP block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 512
18.3.2 COMP pins and internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 512
18.3.3 COMP reset and clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 514
18.3.4 Comparator LOCK mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 514
18.3.5 Window comparator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 514
18.3.6 Hysteresis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 515
18.3.7 Comparator output blanking function . . . . . . . . . . . . . . . . . . . . . . . . . . 516
18.3.8 COMP power and speed modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 516
18.4 COMP low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 517
18.5 COMP interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 517
18.6 COMP registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 518
RM0434 Rev 10 17/1530
RM0434 Contents
45
18.6.1 Comparator 1 control and status register (COMP1_CSR) . . . . . . . . . . 518
18.6.2 Comparator 2 control and status register (COMP2_CSR) . . . . . . . . . . 520
18.6.3 COMP register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523
19 Liquid crystal display controller (LCD) . . . . . . . . . . . . . . . . . . . . . . . . 524
19.1 LCD introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 524
19.2 LCD main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 524
19.3 LCD functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 526
19.3.1 General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 526
19.3.2 Frequency generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 527
19.3.3 Common driver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528
19.3.4 Segment driver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 531
19.3.5 Voltage generator and contrast control . . . . . . . . . . . . . . . . . . . . . . . . 535
19.3.6 Double buffer memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538
19.3.7 COM and SEG multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 539
19.3.8 Flowchart . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 545
19.4 LCD low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 546
19.5 LCD interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 546
19.6 LCD registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 547
19.6.1 LCD control register (LCD_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 547
19.6.2 LCD frame control register (LCD_FCR) . . . . . . . . . . . . . . . . . . . . . . . . 548
19.6.3 LCD status register (LCD_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 551
19.6.4 LCD clear register (LCD_CLR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552
19.6.5 LCD display memory (LCD_RAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 552
19.6.6 LCD register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 553
20 Touch sensing controller (TSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555
20.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555
20.2 TSC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555
20.3 TSC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 556
20.3.1 TSC block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 556
20.3.2 Surface charge transfer acquisition overview . . . . . . . . . . . . . . . . . . . 556
20.3.3 Reset and clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 558
20.3.4 Charge transfer acquisition sequence . . . . . . . . . . . . . . . . . . . . . . . . . 559
20.3.5 Spread spectrum feature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560
20.3.6 Max count error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560
Contents RM0434
18/1530 RM0434 Rev 10
20.3.7 Sampling capacitor I/O and channel I/O mode selection . . . . . . . . . . . 561
20.3.8 Acquisition mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 562
20.3.9 I/O hysteresis and analog switch control . . . . . . . . . . . . . . . . . . . . . . . 562
20.4 TSC low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 563
20.5 TSC interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 563
20.6 TSC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564
20.6.1 TSC control register (TSC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564
20.6.2 TSC interrupt enable register (TSC_IER) . . . . . . . . . . . . . . . . . . . . . . 566
20.6.3 TSC interrupt clear register (TSC_ICR) . . . . . . . . . . . . . . . . . . . . . . . . 567
20.6.4 TSC interrupt status register (TSC_ISR) . . . . . . . . . . . . . . . . . . . . . . . 568
20.6.5 TSC I/O hysteresis control register (TSC_IOHCR) . . . . . . . . . . . . . . . 568
20.6.6 TSC I/O analog switch control register
(TSC_IOASCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 569
20.6.7 TSC I/O sampling control register (TSC_IOSCR) . . . . . . . . . . . . . . . . 569
20.6.8 TSC I/O channel control register (TSC_IOCCR) . . . . . . . . . . . . . . . . . 570
20.6.9 TSC I/O group control status register (TSC_IOGCSR) . . . . . . . . . . . . 570
20.6.10 TSC I/O group x counter register (TSC_IOGxCR) . . . . . . . . . . . . . . . . 571
20.6.11 TSC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 572
21 True random number generator (RNG) . . . . . . . . . . . . . . . . . . . . . . . . 574
21.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 574
21.2 RNG main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 574
21.3 RNG functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575
21.3.1 RNG block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575
21.3.2 RNG internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 575
21.3.3 Random number generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 576
21.3.4 RNG initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 578
21.3.5 RNG operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579
21.3.6 RNG clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580
21.3.7 Error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580
21.3.8 RNG low-power usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 581
21.4 RNG interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 582
21.5 RNG processing time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 582
21.6 RNG entropy source validation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 582
21.6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 582
21.6.2 Validation conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 582
RM0434 Rev 10 19/1530
RM0434 Contents
45
21.7 RNG registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 583
21.7.1 RNG control register (RNG_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 583
21.7.2 RNG status register (RNG_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 584
21.7.3 RNG data register (RNG_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 585
21.7.4 RNG register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 585
22 AES hardware accelerator (AES) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 586
22.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 586
22.2 AES main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 586
22.3 AES implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 587
22.4 AES functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 587
22.4.1 AES block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 587
22.4.2 AES internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 587
22.4.3 AES cryptographic core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 588
22.4.4 AES procedure to perform a cipher operation . . . . . . . . . . . . . . . . . . . 593
22.4.5 AES decryption round key preparation . . . . . . . . . . . . . . . . . . . . . . . . 596
22.4.6 AES ciphertext stealing and data padding . . . . . . . . . . . . . . . . . . . . . . 597
22.4.7 AES task suspend and resume . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 597
22.4.8 AES basic chaining modes (ECB, CBC) . . . . . . . . . . . . . . . . . . . . . . . 598
22.4.9 AES counter (CTR) mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 603
22.4.10 AES Galois/counter mode (GCM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 605
22.4.11 AES Galois message authentication code (GMAC) . . . . . . . . . . . . . . 610
22.4.12 AES counter with CBC-MAC (CCM) . . . . . . . . . . . . . . . . . . . . . . . . . . 612
22.4.13 AES data registers and data swapping . . . . . . . . . . . . . . . . . . . . . . . . 617
22.4.14 AES key registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 619
22.4.15 AES initialization vector registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 619
22.4.16 AES DMA interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 620
22.4.17 AES error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 621
22.5 AES interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 622
22.6 AES processing latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 622
22.7 AES registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 623
22.7.1 AES control register (AES_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 623
22.7.2 AES status register (AES_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 626
22.7.3 AES data input register (AES_DINR) . . . . . . . . . . . . . . . . . . . . . . . . . 627
22.7.4 AES data output register (AES_DOUTR) . . . . . . . . . . . . . . . . . . . . . . 627
22.7.5 AES key register 0 (AES_KEYR0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 628
Contents RM0434
20/1530 RM0434 Rev 10
22.7.6 AES key register 1 (AES_KEYR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 629
22.7.7 AES key register 2 (AES_KEYR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 629
22.7.8 AES key register 3 (AES_KEYR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 629
22.7.9 AES initialization vector register 0 (AES_IVR0) . . . . . . . . . . . . . . . . . . 630
22.7.10 AES initialization vector register 1 (AES_IVR1) . . . . . . . . . . . . . . . . . . 630
22.7.11 AES initialization vector register 2 (AES_IVR2) . . . . . . . . . . . . . . . . . . 630
22.7.12 AES initialization vector register 3 (AES_IVR3) . . . . . . . . . . . . . . . . . . 631
22.7.13 AES key register 4 (AES_KEYR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 631
22.7.14 AES key register 5 (AES_KEYR5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 631
22.7.15 AES key register 6 (AES_KEYR6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 632
22.7.16 AES key register 7 (AES_KEYR7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 632
22.7.17 AES suspend registers (AES_SUSPxR) . . . . . . . . . . . . . . . . . . . . . . . 632
22.7.18 AES register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 633
23 Public key accelerator (PKA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 635
23.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 635
23.2 PKA main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 635
23.3 PKA functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 635
23.3.1 PKA block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 635
23.3.2 PKA internal signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 636
23.3.3 PKA reset and clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 636
23.3.4 PKA public key acceleration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 636
23.3.5 Typical applications for PKA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 638
23.3.6 PKA procedure to perform an operation . . . . . . . . . . . . . . . . . . . . . . . 640
23.3.7 PKA error management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 641
23.4 PKA operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 641
23.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 641
23.4.2 Montgomery parameter computation . . . . . . . . . . . . . . . . . . . . . . . . . . 642
23.4.3 Modular addition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 643
23.4.4 Modular subtraction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 643
23.4.5 Modular and Montgomery multiplication . . . . . . . . . . . . . . . . . . . . . . . 643
23.4.6 Modular exponentiation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 644
23.4.7 Modular inversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 645
23.4.8 Modular reduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 646
23.4.9 Arithmetic addition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 646
23.4.10 Arithmetic subtraction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 646
23.4.11 Arithmetic multiplication . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 647
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Arduino MicroMod STM32WB5MMG Processor Reference guide

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