2. Freescale Semiconductor
  3. MSC8144E

Freescale Semiconductor MSC8144E Reference guide

  • Hello! I am an AI chatbot trained to assist you with the Freescale Semiconductor MSC8144E Reference guide. I’ve already reviewed the document and can help you find the information you need or explain it in simple terms. Just ask your questions, and providing more details will help me assist you more effectively!
MSC8144E Reference Manual
Quad Core Media Signal Processor
MSC8144ERM
Rev 3, July 2009
Information in this document is provided solely to enable system and software
implementers to use Freescale Semiconductor products. There are no express or
implied copyright licenses granted hereunder to design or fabricate any integrated
circuits or integrated circuits based on the information in this document.
Freescale Semiconductor reserves the right to make changes without further notice
to any products herein. Freescale Semiconductor makes no warranty,
representation or guarantee regarding the suitability of its products for any particular
purpose, nor does Freescale Semiconductor assume any liability arising out of the
application or use of any product or circuit, and specifically disclaims any and all
liability, including without limitation consequential or incidental damages. “Typical”
parameters which may be provided in Freescale Semiconductor data sheets and/or
specifications can and do vary in different applications and actual performance may
vary over time. All operating parameters, including “Typicals” must be validated for
each customer application by customer’s technical experts. Freescale
Semiconductor does not convey any license under its patent rights nor the rights of
others. Freescale Semiconductor products are not designed, intended, or
authorized for use as components in systems intended for surgical implant into the
body, or other applications intended to support or sustain life, or for any other
application in which the failure of the Freescale Semiconductor product could create
a situation where personal injury or death may occur. Should Buyer purchase or use
Freescale Semiconductor products for any such unintended or unauthorized
application, Buyer shall indemnify and hold Freescale Semiconductor and its
officers, employees, subsidiaries, affiliates, and distributors harmless against all
claims, costs, damages, and expenses, and reasonable attorney fees arising out of,
directly or indirectly, any claim of personal injury or death associated with such
unintended or unauthorized use, even if such claim alleges that Freescale
Semiconductor was negligent regarding the design or manufacture of the part.
Freescale™, the Freescale logo, CodeWarrior, QUICC Engine, PowerQUICC, and
StarCore are trademarks of Freescale Semiconductor, Inc. RapidIO is a trademark
of the RapidIO Trade Association. All other product or service names are the
property of their respective owners.
© Freescale Semiconductor, Inc. 2005, 2009.
MSC8144ERM
Rev. 3
6/2009
How to Reach Us:
Home Page:
www.freescale.com
Web Support:
http://www.freescale.com/support
USA/Europe or Locations Not Listed:
Freescale Semiconductor, Inc.
Technical Information Center, EL516
2100 East Elliot Road
Tempe, Arizona 85284
+1-800-521-6274 or
+1-480-768-2130
www.freescale.com/support
Europe, Middle East, and Africa:
Freescale Halbleiter Deutschland GmbH
Technical Information Center
Schatzbogen 7
81829 Muenchen, Germany
+44 1296 380 456 (English)
+46 8 52200080 (English)
+49 89 92103 559 (German)
+33 1 69 35 48 48 (French)
www.freescale.com/support
Japan:
Freescale Semiconductor Japan Ltd.
Headquarters
ARCO Tower 15F
1-8-1, Shimo-Meguro, Meguro-ku
Tokyo 153-0064
Japan
0120 191014 or
+81 3 5437 9125
[email protected]
Asia/Pacific:
Freescale Semiconductor China Ltd.
Exchange Building 23F
No. 118 Jianguo Road
Chaoyang District
Beijing 100022
China
+86 010 5879 8000
[email protected]om
For Literature Requests Only:
Freescale Semiconductor
Literature Distribution Center
+1-800 441-2447 or
+1-303-675-2140
Fax: +1-303-675-2150
LDCForFreescaleSemiconductor
@hibbertgroup.com
1
Overview
2
SC3400 Core Overview
4
Chip-Level Arbitration and Switching System (CLASS)
7
Clocks
13
Direct Memory Access (DMA) Controller
14
PCI
15
Serial RapidIO™ Controller
TDM Interface
19
UART
23
26
Security Engine (SEC)
I
2
C
External Signals
Reset
Boot Program
Memory Map
MSC8144 SC3400 DSP Subsystem
Timers
Hardware Semaphores
Debugging, Profiling, and Performance Monitoring
3
5
6
8
9
18
20
22
24
DDR-SDRAM Controller
11
Interrupt Processing
12
16
QUICC Engine™ Subsystem
Internal Memory Subsystem
10
GPIO
21
25
General Configuration Registers
17
RapidIO Interface Dedicated DMA Controller
1
Overview
2
SC3400 Core Overview
4
Chip-Level Arbitration and Switching System (CLASS)
7
Clocks
13
Direct Memory Access (DMA) Controller
14
PCI
15
Serial RapidIO™ Controller
TDM Interface
19
UART
23
26
Security Engine (SEC)
I
2
C
External Signals
Reset
Boot Program
Memory Map
MSC8144 SC3400 DSP Subsystem
Timers
Hardware Semaphores
Debugging, Profiling, and Performance Monitoring
3
5
6
8
9
18
20
22
24
DDR-SDRAM Controller
11
Interrupt Processing
12
16
QUICC Engine™ Subsystem
Internal Memory Subsystem
10
GPIO
21
25
General Configuration Registers
17
RapidIO Interface Dedicated DMA Controller
MSC8144E Reference Manual, Rev. 3
Freescale Semiconductor v
Contents
About This Book
Before Using This Manual—Important Note . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xlii
Audience and Helpful Hints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xlii
Notational Conventions and Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .xliii
Conventions for Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xliv
Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xliv
Other MSC8144E Documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xlvii
Further Reading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xlvii
1 Overview
1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-2
1.2 Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-9
1.3 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
1.4 StarCore SC3400 DSP Subsystem. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-10
1.4.1 StarCore SC3400 DSP Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-11
1.4.2 L1 Instruction Cache. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-12
1.4.3 L1 Data Cache. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-13
1.4.4 Memory Management Unit (MMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-14
1.4.5 Debug and Profiling Unit (DPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-15
1.5 Chip-Level Arbitration and Switching System (CLASS) . . . . . . . . . . . . . . . . . 1-16
1.6 Memory System. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17
1.6.1 M2 Memory. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17
1.6.2 M3 Memory. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-17
1.6.3 L2 Instruction Cache. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-18
1.7 Clocks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-18
1.8 DDR Controller (DDRC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-19
1.9 DMA Controller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-20
1.10 TDM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-20
1.11 QUICC Engine Subsystem. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-21
1.11.1 Ethernet Controllers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-22
1.11.2 ATM Controller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-24
1.11.3 Serial Peripheral Interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-24
1.12 PCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-24
1.13 Serial RapidIO Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-25
1.13.1 Serial RapidIO and Host Interactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-25
MSC8144E Reference Manual, Rev. 3
vi Freescale Semiconductor
Contents
1.13.2 RapidIO Messaging Unit (RMU) Operation. . . . . . . . . . . . . . . . . . . . . . . . . . 1-26
1.14 Global Interrupt Controller (GIC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-27
1.15 UART. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-27
1.16 Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-28
1.17 Hardware Semaphores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-28
1.18 Virtual Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-28
1.19 I
2
C Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-28
1.20 GPIOs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-28
1.21 Boot Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-29
1.22 JTAG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-29
1.23 Security Engine (SEC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-29
1.24 Development Environment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-29
1.25 Application Software . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-30
1.26 Example Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-32
1.26.1 Application 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-33
1.26.2 Application 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-34
1.26.3 Application 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-35
1.26.4 Application 4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-36
1.26.5 Application 5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-37
2 SC3400 Core Overview
2.1 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2
2.1.1 Data Arithmetic Logic Unit (Data ALU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
2.1.1.1 Data Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
2.1.1.2 Multiply-Accumulate (MAC) Unit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
2.1.1.3 Bit-Field Unit (BFU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
2.1.1.4 Back Trace Registers (BTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
2.1.2 Address Generation Unit (AGU). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-4
2.1.2.1 Stack Pointer Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
2.1.2.2 Bit Mask Unit (BMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
2.1.3 Program Sequencer Unit (PSEQ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2.1.4 Resource Stall Unit (RSU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2.1.5 On-Chip Emulator (OCE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-7
2.2 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
2.2.1 AGU Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-8
2.2.2 Data Arithmetic Logic Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . 2-11
2.2.3 Program Control Unit Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . 2-12
2.3 Instruction Set Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13
2.4 Additional Programming Considerations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-22
MSC8144E Reference Manual, Rev. 3
Freescale Semiconductor vii
Contents
3 External Signals
3.1 Power Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
3.2 Clock Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-6
3.3 Reset and Configuration Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-7
3.4 Memory Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-11
3.5 Serial RapidIO Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-12
3.6 PCI Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-14
3.7 Ethernet Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-27
3.8 ATM UTOPIA Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-32
3.9 Serial Peripheral Interface (SPI) Signal Summary . . . . . . . . . . . . . . . . . . . . . . 3-41
3.10 GPIO/Maskable Interrupt Signal Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-42
3.11 Timer Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-48
3.12 UART Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-49
3.13 I
2
C Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-50
3.14 TDM Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-50
3.15 Other Interrupt Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-58
3.16 OCE Event and JTAG Test Access Port Signals. . . . . . . . . . . . . . . . . . . . . . . . 3-58
4 Chip-Level Arbitration and Switching System (CLASS)
4.1 CLASS Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
4.2 Functional Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.2.1 Expander Module and Transaction Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-4
4.2.2 Multiplexer and Arbiter Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
4.2.2.1 Atomic Stall Unit (ASU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
4.2.2.1.1 CLASS Arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
4.2.2.1.2 Weighted Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.2.2.1.3 Late Arbitration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.2.2.1.4 Priority Masking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.2.2.1.5 Auto Priority Upgrade. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-6
4.2.2.2 CLASS Multiplexer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4.2.3 Normalizer Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4.2.4 CLASS Control Interface (CCI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4.3 CLASS Error Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-7
4.4 CLASS Debug Profiling Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-9
4.4.1 Profiling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-9
4.4.2 Watch Point Unit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-10
4.4.3 Event Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-10
4.4.4 Debug and Profiling Events . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12
4.5 CLASS Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12
4.5.1 Soft Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12
4.5.2 Hard Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-12
MSC8144E Reference Manual, Rev. 3
viii Freescale Semiconductor
Contents
4.6 Limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-13
4.7 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-14
4.7.1 CLASS MBus Target Configuration Registers (CnMTCRx) . . . . . . . . . . . . . 4-15
4.7.2 CLASS Priority Mapping Registers (CnPMRx). . . . . . . . . . . . . . . . . . . . . . . 4-17
4.7.3 CLASS Priority Auto Upgrade Value Registers (CnPAVRx) . . . . . . . . . . . . 4-19
4.7.4 CLASS Priority Auto Upgrade Control Registers (CnPACRx) . . . . . . . . . . . 4-20
4.7.5 CLASS 1 Error Address Registers (C1EARx) . . . . . . . . . . . . . . . . . . . . . . . . 4-21
4.7.6 CLASS 1 Error Extended Address Registers (C1EEARx) . . . . . . . . . . . . . . 4-22
4.7.7 CLASS Initiator Profiling Configuration Registers (CnIPCRx) . . . . . . . . . . 4-24
4.7.8 CLASS Initiator Watch Point Control Registers (CnIWPCRx) . . . . . . . . . . . 4-25
4.7.9 CLASS Arbitration Weight Registers (CnAWRx) . . . . . . . . . . . . . . . . . . . . . 4-26
4.7.10 CLASS IRQ Status Register (CnISR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-27
4.7.11 CLASS IRQ Enable Register (CnIER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-28
4.7.12 CLASS Target Profiling Configuration Register (CnTPCR) . . . . . . . . . . . . . 4-29
4.7.13 CLASS Profiling Control Register (CnPCR) . . . . . . . . . . . . . . . . . . . . . . . . . 4-31
4.7.14 CLASS Watch Point Control Registers (CnWPCR) . . . . . . . . . . . . . . . . . . . 4-32
4.7.15 CLASS Watch Point Access Configuration Register (CnWPACR) . . . . . . . 4-34
4.7.16 CLASS Watch Point Extended Access Configuration Register
(CnWPEACR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-36
4.7.17 CLASS Watch Point Address Mask Registers (CnWPAMR) . . . . . . . . . . . . 4-38
4.7.18 CLASS Profiling Time-Out Registers (CnPTOR) . . . . . . . . . . . . . . . . . . . . . 4-39
4.7.19 CLASS Target Watch Point Control Registers (CnTWPCR) . . . . . . . . . . . . 4-40
4.7.20 CLASS Profiling IRQ Status Register (CnPISR) . . . . . . . . . . . . . . . . . . . . . . 4-41
4.7.21 CLASS Profiling IRQ Enable Register (CnPIER) . . . . . . . . . . . . . . . . . . . . . 4-42
4.7.22 CLASS Profiling Reference Counter Register (CnPRCR) . . . . . . . . . . . . . . . 4-42
4.7.23 CLASS Profiling General Counter Registers (CnPGCRx). . . . . . . . . . . . . . . 4-43
4.7.24 CLASS General Purpose Register (CnGPR) . . . . . . . . . . . . . . . . . . . . . . . . . 4-44
4.7.25 CLASS Arbitration Control Register (CnACR) . . . . . . . . . . . . . . . . . . . . . . . 4-45
4.7.26 CLASS1 Start Address Decoder x (C1SADx) . . . . . . . . . . . . . . . . . . . . . . . . 4-46
4.7.27 CLASS1 End Address Decoder x (C1EADx). . . . . . . . . . . . . . . . . . . . . . . . . 4-47
4.7.28 CLASS1 Attributes Decoder x (C1ATDx) . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-48
5 Reset
5.1 Reset Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.1.1 Reset Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2
5.1.2 Reset Actions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2
5.1.3 Power-On Reset Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.1.4 Detailed Power-On Reset Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.1.5 HRESET
Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6
5.1.6 SRESET
Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6
5.2 Reset Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
MSC8144E Reference Manual, Rev. 3
Freescale Semiconductor ix
Contents
5.2.1 Reset Configuration Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.2.2 Reset Configuration Words Source. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-7
5.2.3 CLKIN Frequency Range Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.2.4 Reset Configuration Load Fail Signal. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.2.5 Selecting Reset Configuration Input Signals . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.2.6 Reset Configuration Words. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.2.7 Loading The Reset Configuration Words . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.2.7.1 Loading From an I2C EEPROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.2.7.1.1 Using The Boot Sequencer For Reset Configuration . . . . . . . . . . . . . . . 5-10
5.2.7.1.2 EEPROM Addressing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-10
5.2.7.1.3 EEPROM Data Format In Reset Configuration Mode . . . . . . . . . . . . . . 5-10
5.2.7.2 Loading Multiple Devices From a Single I
2
C EEPROM. . . . . . . . . . . . . . . 5-11
5.2.7.2.1 Multiple Device External Reset Logic . . . . . . . . . . . . . . . . . . . . . . . . . . 5-12
5.2.7.2.2 Multiple Device ROM Code. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-12
5.2.7.3 Single Device Loading From I2C EEPROM . . . . . . . . . . . . . . . . . . . . . 5-13
5.2.7.4 Loading Reduced RCW From External Pins . . . . . . . . . . . . . . . . . . . . . . . . 5-13
5.2.7.5 Hard Coded Reset Configuration Word High Fields Values . . . . . . . . . . . . 5-14
5.2.7.6 External Reset Configuration Word Low. . . . . . . . . . . . . . . . . . . . . . . . . . . 5-15
5.2.7.7 External Reset Configuration Word High Fields Values . . . . . . . . . . . . . . . 5-16
5.3 Reset Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-17
5.3.1 Reset Configuration Word Low Register (RCWLR) . . . . . . . . . . . . . . . . . . . 5-17
5.3.2 Reset Configuration Word High Register (RCWHR). . . . . . . . . . . . . . . . . . . 5-19
5.3.3 Reset Status Register (RSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-21
5.3.4 Reset Protection Register (RPR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-23
5.3.5 Reset Control Register (RCR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-24
5.3.6 Reset Control Enable Register (RCER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-25
6 Boot Program
6.1 Functional Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2
6.2 Private Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3
6.3 M3 Initialization Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3
6.4 Shared Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4
6.4.1 Multi Device Support for the I
2
C Bus. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5
6.4.2 Example Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-6
6.5 Boot Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-10
6.5.1 I
2
C EEPROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-10
6.5.2 Ethernet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-14
6.5.2.1 DHCP Client. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-16
6.5.2.2 TFTP Client . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-17
6.5.2.3 Boot File Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-17
6.5.3 Serial RapidIO Interconnect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-19
MSC8144E Reference Manual, Rev. 3
x Freescale Semiconductor
Contents
6.5.3.1 Serial RapidIO Without I
2
C Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-19
6.5.3.2 Serial RapidIO with I2C Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-20
6.5.4 PCI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-20
6.5.5 SPI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-21
6.6 Jump to User Code. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-21
6.7 System after Boot. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-22
6.8 Boot Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-22
7 Clocks
7.1 Clock Control Logic. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3
7.1.1 Clock Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3
7.1.2 Clock Locking. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-11
7.1.2.1 Reset Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-11
7.1.2.2 Clock Reprogramming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-11
7.2 Clock Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-12
7.2.1 System Clock Control Register (SCCR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-12
7.2.2 PLL Clock Mode Register 0 (PCMR0B/PCMR0F) . . . . . . . . . . . . . . . . . . . . 7-14
7.2.3 PLL Clock Mode Register 1 (PCMR1B/PC1MR1F) . . . . . . . . . . . . . . . . . . . 7-16
7.2.4 PLL Clock Mode Register 2 (PCMR2B/PCMR2F) . . . . . . . . . . . . . . . . . . . . 7-18
7.2.5 Dividers Clock Mode Register 0 (DCMR0B/DCMR0F) . . . . . . . . . . . . . . . . 7-20
7.2.6 Dividers Clock Mode Register 1 (DCMR1B, DCMR1F). . . . . . . . . . . . . . . . 7-22
7.2.7 PLL Auxiliary Mode Register 0 (PAMR0B/PAMR0F) . . . . . . . . . . . . . . . . . 7-23
7.2.8 PLL Auxiliary Mode Register 1 (PCMR1B/PC1MR1F) . . . . . . . . . . . . . . . . 7-24
7.2.9 PLL Auxiliary Mode Register 2 (PAMR2B/PAMR2F) . . . . . . . . . . . . . . . . . 7-24
7.2.10 Values for Reprogramming Clock Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-25
8 General Configuration Registers
8.1 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1
8.2 Detailed Register Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2
8.2.1 General Configuration Register 1 (GCR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-2
8.2.2 General Configuration Register 2 (GCR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-3
8.2.3 General Status Register 1 (GSR1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-4
8.2.4 Lynx General Configuration Register (L_GCR). . . . . . . . . . . . . . . . . . . . . . . . 8-6
8.2.5 DDR General Control Register (DDR_GCR). . . . . . . . . . . . . . . . . . . . . . . . . . 8-7
8.2.6 RapidIO Control Register (RIO_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-8
8.2.7 SGMII Control Register (SGMII_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-9
8.2.8 QUICC Engine Control Register (QECTLR) . . . . . . . . . . . . . . . . . . . . . . . . . 8-10
8.2.9 GPIO Input Enable Register (GIER). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-11
8.2.10 System Part and Revision ID Register (SPRIDR) . . . . . . . . . . . . . . . . . . . . . 8-12
8.2.11 General Configuration Register 4 (GCR4) . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-13
8.2.12 General Interrupt Register 1 (GIR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-14
MSC8144E Reference Manual, Rev. 3
Freescale Semiconductor xi
Contents
8.2.13 General Interrupt Register 1 (GIER1_x). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-16
8.2.14 General Interrupt Register 2 (GIR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-17
8.2.15 General Interrupt Enable Register 2 (GIER2_x). . . . . . . . . . . . . . . . . . . . . . . 8-19
8.2.16 General Interrupt Register 3 (GIR3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-21
8.2.17 General Interrupt Enable Register 3 (GIER3_x). . . . . . . . . . . . . . . . . . . . . . . 8-22
9 Memory Map
9.1 Shared Memory Address Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1
9.2 SC3400 DSP core subsystem Internal Address Space. . . . . . . . . . . . . . . . . . . . . 9-2
9.3 QUICC Engine Module Internal Address Space . . . . . . . . . . . . . . . . . . . . . . . . . 9-2
9.4 CCSR Address Space. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-3
9.5 L2 ICache Address Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-5
9.6 SC3400 (Data) View of the System Address Space . . . . . . . . . . . . . . . . . . . . . . 9-5
9.7 Peripherals View of the System Address Space . . . . . . . . . . . . . . . . . . . . . . . . . 9-6
9.8 PCI View of the System Address Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-6
9.9 Consolidated Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-7
10 MSC8144E SC3400 DSP Subsystem
10.1 SC3400 DSP Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-2
10.2 Memory Management Unit (MMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3
10.3 Instruction Channel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-4
10.4 Data Channel and Write Queue . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-5
10.5 Interrupt Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-6
10.6 Real-Time Debug Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-6
10.7 Dual Timer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-8
10.8 Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-8
10.9 DSP Core Subsystem Operating States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-8
10.9.1 Reset State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-9
10.9.2 Execution State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-9
10.9.3 Debug State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-9
10.9.4 WAIT State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-10
10.9.5 STOP State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-10
10.9.6 State Transitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-11
10.9.6.1 Transition from Reset to Execution State . . . . . . . . . . . . . . . . . . . . . . . . . 10-11
10.9.6.2 Transition from Reset to Debug State . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-11
10.9.6.3 Transition to Reset State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-11
10.9.6.4 Transition from Execution to Debug State . . . . . . . . . . . . . . . . . . . . . . . . 10-12
10.9.6.5 Transition from Execution to STOP State . . . . . . . . . . . . . . . . . . . . . . . . . 10-12
10.9.6.6 Transition from Execution to WAIT State . . . . . . . . . . . . . . . . . . . . . . . . 10-12
10.9.6.7 Transition from STOP/WAIT to Debug state . . . . . . . . . . . . . . . . . . . . . . 10-12
10.9.6.8 Transition from STOP to Execution state . . . . . . . . . . . . . . . . . . . . . . . . . 10-13
MSC8144E Reference Manual, Rev. 3
xii Freescale Semiconductor
Contents
10.9.6.9 Transition from WAIT to Execution state . . . . . . . . . . . . . . . . . . . . . . . . . 10-13
10.9.6.10 Transition from Debug to Execution State . . . . . . . . . . . . . . . . . . . . . . . . 10-13
11 Internal Memory Subsystem
11.1 Memory Management Unit (MMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-2
11.2 Instruction Channel (ICache and IFU). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4
11.3 Data Channel and Write Queue (DCache). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6
11.4 L2 Instruction Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-8
11.4.1 CLASS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-10
11.4.2 ICache Modules. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-11
11.4.3 Instruction Fetch Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-11
11.4.4 L2 ICache Register Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-12
11.4.5 Global Attributes Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-12
11.4.6 Functional Mode of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-12
11.4.6.1 Enabling the L2 ICache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-12
11.4.6.2 L2 ICache Global Invalidation Command . . . . . . . . . . . . . . . . . . . . . . . . . 11-13
11.4.6.3 L2 ICache Global Lock Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-13
11.4.6.4 L2 ICache Partial Lock. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-13
11.4.6.5 L2 ICache Line Replacement. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-14
11.4.6.5.1 PLRU Replacement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-14
11.4.6.5.2 PLRU Bit Updates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-15
11.4.6.5.3 PLRU Bits In Partial Lock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-15
11.4.6.5.4 PLRU Inverse Mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-15
11.4.6.6 L2 ICache Sweep Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-15
11.4.6.6.1 Invalidation Sweep . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-16
11.4.6.6.2 L2 ICache Global Sweep Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-16
11.4.6.7 Fetch Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-17
11.4.7 Debug Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-17
11.4.7.1 Initialize/Read and Update State Registers . . . . . . . . . . . . . . . . . . . . . . . . 11-18
11.4.7.2 L2 ICache Array Access During Debug. . . . . . . . . . . . . . . . . . . . . . . . . . . 11-21
11.5 M2 Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-22
11.6 M3 Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-23
11.7 Internal Boot ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-24
11.8 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-25
11.8.1 L2 ICache Control Register 0 (L2IC_CR0) . . . . . . . . . . . . . . . . . . . . . . . . . 11-26
11.8.2 L2 ICache Control Register 1 (L2IC_CR1) . . . . . . . . . . . . . . . . . . . . . . . . . 11-26
11.8.3 L2 ICache Control Register 2 (L2IC_CR2) . . . . . . . . . . . . . . . . . . . . . . . . . 11-28
11.8.4 L2 ICache LRM State Register (L2IC_LRM) . . . . . . . . . . . . . . . . . . . . . . . 11-29
11.8.5 L2 ICache Tag State Register (L2IC_TAG) . . . . . . . . . . . . . . . . . . . . . . . . . 11-31
11.8.6 L2 ICache Valid State Register (L2IC_VALID) . . . . . . . . . . . . . . . . . . . . . 11-32
11.8.7 L2 ICache Debug Data Register (L2IC_DBG_DATA) . . . . . . . . . . . . . . . . 11-32
MSC8144E Reference Manual, Rev. 3
Freescale Semiconductor xiii
Contents
11.8.8 L2 ICache Debug Access Register (L2IC_DBG_ACS) . . . . . . . . . . . . . . . . 11-33
11.8.9 L2 ICache Cacheable Area Start Address (L2IC_CSA) . . . . . . . . . . . . . . . 11-34
11.8.10 L2 ICache Cacheable Area End Address (L2IC_CEA) . . . . . . . . . . . . . . . . 11-35
11.8.11 L2 ICache Cacheable Area Enable (L2IC_CEN) . . . . . . . . . . . . . . . . . . . . 11-36
11.9 L2 ICache Programming Limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-37
12 DDR SDRAM Memory Controller
12.1 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-2
12.1.1 DDR SDRAM Interface Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-4
12.1.2 DDR SDRAM Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-6
12.1.3 DDR SDRAM Address Multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-7
12.2 JEDEC Standard DDR SDRAM Interface Commands . . . . . . . . . . . . . . . . . . 12-10
12.3 DDR SDRAM Clocking and Interface Timing . . . . . . . . . . . . . . . . . . . . . . . . 12-12
12.3.1 Clock Distribution. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-15
12.3.2 DDR SDRAM Mode-Set Command Timing . . . . . . . . . . . . . . . . . . . . . . . . 12-16
12.3.3 DDR SDRAM Write Timing Adjustments. . . . . . . . . . . . . . . . . . . . . . . . . . 12-16
12.3.4 DDR SDRAM Refresh . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-17
12.3.4.1 DDR SDRAM Refresh Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-18
12.3.4.2 DDR SDRAM Refresh and Power-Saving Modes. . . . . . . . . . . . . . . . . . . 12-19
12.3.4.3 DDR Memory Controller Clock Stop Mode . . . . . . . . . . . . . . . . . . . . . . . 12-21
12.3.5 DDR Data Beat Ordering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-21
12.3.6 Page Mode and Logical Bank Retention. . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-22
12.4 Error Checking and Correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-22
12.5 Error Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-24
12.6 Set-Up and Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-25
12.6.1 Programming Differences Between Memory Types. . . . . . . . . . . . . . . . . . . 12-27
12.6.2 DDR SDRAM Initialization Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-29
12.7 Memory Controller Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-30
12.7.1 Chip-Select Bounds (CSx_BNDS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-32
12.7.2 Chip-Select x Configuration Register (CSx_CONFIG) . . . . . . . . . . . . . . . . 12-33
12.7.3 DDR SDRAM Extended Refresh Recovery Register (TIMING_CFG_3). . 12-34
12.7.4 DDR SDRAM Timing Configuration Register 0 (TIMING_CFG_0) . . . . . 12-35
12.7.5 DDR SDRAM Timing Configuration Register 1 (TIMING_CFG_1) . . . . . 12-38
12.7.6 DDR SDRAM Timing Configuration Register 2 (TIMING_CFG_2) . . . . . 12-40
12.7.7 DDR SDRAM Control Configuration Register (DDR_SDRAM_CFG) . . . 12-42
12.7.8 DDR SDRAM Control Configuration Register 2 (DDR_SDRAM_CFG_2) 12-44
12.7.9 DDR SDRAM Mode Configuration Register (DDR_SDRAM_MODE). . . 12-46
12.7.10 DDR SDRAM Mode Configuration 2 Register (DDR_SDRAM_MODE_2)12-47
12.7.11 DDR SDRAM Mode Control Register (DDR_SDRAM_MD_CNTL) . . . . 12-47
12.7.12 DDR SDRAM Interval Configuration Register
(DDR_SDRAM_INTERVAL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-49
MSC8144E Reference Manual, Rev. 3
xiv Freescale Semiconductor
Contents
12.7.13 DDR SDRAM Data Initialization Register (DDR_DATA_INIT) . . . . . . . . 12-50
12.7.14 DDR SDRAM Clock Control Configuration Register
(DDR_SDRAM_CLK_CNTL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-50
12.7.15 DDR SDRAM Initialization Address Register (DDR_INIT_ADDRESS). . 12-51
12.7.16 DDR SDRAM Initialization Address Enable Register (DDR_INIT_EN) . . 12-52
12.7.17 DDR SDRAM IP Block Revision 1 Register (DDR_IP_REV1)(. . . . . . . . . 12-53
12.7.18 DDR SDRAM IP Block Revision 2 Register (DDR_IP_REV2) . . . . . . . . . 12-53
12.7.19 DDR SDRAM Memory Data Path Error Injection Mask High Register
(DDR_ERR_INJECT_HI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-54
12.7.20 DDR SDRAM Memory Data Path Error Injection Mask Low Register
(DDR_ERR_INJECT_LO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-55
12.7.21 DDR SDRAM Memory Data Path Error Injection Mask ECC Register
(DDR_ERR_INJECT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-55
12.7.22 DDR SDRAM Memory Data Path Read Capture Data High Register
(CAPTURE_DATA_HI). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-56
12.7.23 DDR SDRAM Memory Data Path Read Capture Data Low Register
(CAPTURE_DATA_LO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-57
12.7.24 DDR SDRAM Memory Data Path Read Capture ECC Register
(CAPTURE_ECC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-57
12.7.25 DDR SDRAM Memory Error Detect Register (ERR_DETECT) . . . . . . . . 12-58
12.7.26 DDR SDRAM Memory Error Disable Register (ERR_DISABLE). . . . . . . 12-59
12.7.27 DDR SDRAM Memory Error Interrupt Enable Register (ERR_INT_EN) . 12-60
12.7.28 DDR SDRAM Memory Error Attributes Capture Register
(CAPTURE_ATTRIBUTES) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-61
12.7.29 DDR SDRAM Memory Error Address Capture Register
(CAPTURE_ADDRESS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-62
12.7.30 DDR SDRAM Single-Bit ECC Memory Error Management Register
(ERR_SBE). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-62
12.7.31 DDR SDRAM DDR Status (DDR_STOP_STATUS) . . . . . . . . . . . . . . . . . 12-63
12.7.32 DDDR SDRAM Power Control Register (DDR_PWR). . . . . . . . . . . . . . . . 12-64
12.7.33 DDR SDRAM MDIC Output Enable Control Register
(MDIC_OE_CONT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-65
12.7.34 DDR SDRAM Termination, OCD, and ODT Control Register
(TERM_OCD_ODT_CONT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12-66
12.7.35 DDR SDRAM Clock Ratio Control Register (CLK_RATIO_CONT). . . . . 12-67
13 Interrupt Handling
13.1 Global Interrupt Controller (GIC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-2
13.1.1 Virtual Interrupt Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-2
13.1.2 Virtual NMI
Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3
13.2 General Configuration Block. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3
MSC8144E Reference Manual, Rev. 3
Freescale Semiconductor xv
Contents
13.2.1 Interrupt Groups . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-3
13.2.2 External Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-4
13.2.3 Interrupt Handling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-5
13.3 Interrupt Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-6
13.4 Restrictions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-11
13.5 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-13
13.5.1 Global Interrupt Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-13
13.5.1.1 Virtual Interrupt Generation Register (VIGR) . . . . . . . . . . . . . . . . . . . . . . 13-13
13.5.1.2 Virtual Interrupt Status Register (VISR) . . . . . . . . . . . . . . . . . . . . . . . . . . 13-14
13.5.1.3 Virtual NMI Generation Register (VNMIGR). . . . . . . . . . . . . . . . . . . . . . 13-14
13.5.2 General Interrupt Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-15
13.5.2.1 General Interrupt Register 1 (GIR1). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-15
13.5.2.2 General Interrupt Enable Register 1 for Cores 0–3 (GIER1_[0–3]) . . . . . 13-16
13.5.2.3 General Interrupt Register 2 (GIR2). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-17
13.5.2.4 General Interrupt Enable Register 2 for Cores 0–3 (GIER2_[0–3]) . . . . . 13-19
13.5.2.5 General Interrupt Register 3 (GIR3). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13-21
13.5.2.6 General Interrupt Enable Register 3 for Cores 0–3 (GIER3_[0–3]) . . . . . 13-23
14 Direct Memory Access (DMA) Controller
14.1 Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-2
14.2 Buffer Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-2
14.2.1 One-Dimensional Simple Buffer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-3
14.2.2 One-Dimensional Cyclic Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-4
14.2.3 One-Dimensional Chained Buffer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-5
14.2.4 One-Dimensional Incremental Buffer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-6
14.2.5 One-Dimensional Complex Buffers With Dual Cyclic Buffers . . . . . . . . . . . 14-7
14.2.6 Two-Dimensional Simple Buffer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-8
14.2.7 Three-Dimensional Simple Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-10
14.2.8 Four-Dimensional Simple Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-11
14.2.9 Multi-Dimensional Chained Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-13
14.2.10 Two-Dimensional Cyclic Buffer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-16
14.2.11 Three-Dimensional Cyclic Buffer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-17
14.3 Arbitration Types. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-19
14.3.1 Round-Robin Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-19
14.3.2 EDF Arbitration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-20
14.3.2.1 Issuing Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-21
14.3.2.2 Counter Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-21
14.3.2.3 Clock Source to the Counters. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-21
14.4 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-21
14.4.1 Maskable Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-21
14.4.2 Nonmaskable Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-22
MSC8144E Reference Manual, Rev. 3
xvi Freescale Semiconductor
Contents
14.5 Profiling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-22
14.6 DMA Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-23
14.6.1 DMA Buffer Descriptor Base Registers x (DMABDBRx). . . . . . . . . . . . . . 14-24
14.6.2 DMA Controller Channel Configuration Registers x (DMACHCRx) . . . . . 14-25
14.6.2.1 DMA Controller Global Configuration Register (DMAGCR) . . . . . . . . . 14-27
14.6.3 DMA Channel Enable Register (DMACHER). . . . . . . . . . . . . . . . . . . . . . . 14-28
14.6.4 DMA Channel Disable Register (DMACHDR) . . . . . . . . . . . . . . . . . . . . . . 14-28
14.6.5 DMA Channel Freeze Register (DMACHFR) . . . . . . . . . . . . . . . . . . . . . . . 14-29
14.6.6 DMA Channel Defrost Register (DMACHDFR).. . . . . . . . . . . . . . . . . . . . . 14-29
14.6.7 DMA Time-To-Dead Line Registers x (DMAEDFTDLx). . . . . . . . . . . . . . 14-30
14.6.8 DMA EDF Control Register (DMAEDFCTRL). . . . . . . . . . . . . . . . . . . . . . 14-31
14.6.9 DMA EDF Mask Register (DMAEDFMR) . . . . . . . . . . . . . . . . . . . . . . . . . 14-32
14.6.10 DMA EDF Mask Update Register (DMAEDFMUR). . . . . . . . . . . . . . . . . . 14-32
14.6.11 DMA EDF Status Register (DMAEDFSTR) . . . . . . . . . . . . . . . . . . . . . . . . 14-34
14.6.12 DMA Mask Register (DMAMR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-34
14.6.13 DMA Mask Update Register (DMAMUR). . . . . . . . . . . . . . . . . . . . . . . . . . 14-35
14.6.14 DMA Status Register (DMASTR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-36
14.6.15 DMA Error Register (DMAERR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-37
14.6.16 DMA Debug Event Status Register (DMADESR) . . . . . . . . . . . . . . . . . . . . 14-39
14.6.17 DMA Local Profiling Configuration Register (DMALPCR) . . . . . . . . . . . . 14-39
14.6.18 DMA Round-Robin Priority Group Update Register (DMARRPGUR) . . . 14-40
14.6.19 DMA Channel Active Status Register (DMACHASTR) . . . . . . . . . . . . . . . 14-41
14.6.20 DMA Channel Freeze Status Register (DMACHFSTR) . . . . . . . . . . . . . . . 14-41
14.6.21 DMA Channel Buffer Descriptors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-42
14.6.21.1 Buffer Attributes (BD_ATTR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14-44
14.6.21.2 Multi-Dimensional Buffer Attributes (BD_MD_ATTR). . . . . . . . . . . . . . 14-47
15 PCI
15.1 Functional Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-2
15.1.1 PCI Operation Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-2
15.1.2 Bus Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-3
15.1.3 PCI Protocol Fundamentals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-4
15.1.4 Addressing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-4
15.1.5 Device Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5
15.1.6 Byte Enable Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5
15.1.7 Bus Driving and Turnaround. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-5
15.1.8 Bus Transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-6
15.1.8.1 Read and Write Transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-6
15.1.8.2 Transaction Termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-8
15.1.8.3 Other Bus Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-10
15.1.8.3.1 Fast Back-to-Back Transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-10
MSC8144E Reference Manual, Rev. 3
Freescale Semiconductor xvii
Contents
15.1.8.3.2 Dual Address Cycles. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-11
15.1.8.3.3 Data Streaming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-11
15.1.8.3.4 Configuration Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-12
15.1.8.3.5 Special Cycle Command. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-12
15.1.8.3.6 Interrupt Acknowledge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-13
15.1.8.4 Error Functions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-13
15.1.8.4.1 Parity. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-13
15.1.8.4.2 Error Reporting. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-14
15.1.8.5 PCI Inbound Address Translation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-15
15.1.8.6 PCI Outbound Address Translation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-16
15.1.8.7 Transaction Ordering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-17
15.1.9 Initialization Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-18
15.2 Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-18
15.2.1 PCI Configuration Access Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-20
15.2.1.1 PCI Configuration Address Register (CONFIG_ADDRESS) . . . . . . . . . . 15-20
15.2.1.2 PCI Configuration Data Register (CONFIG_DATA) . . . . . . . . . . . . . . . . 15-21
15.2.1.3 PCI Interrupt Acknowledge Register (PCI_INT_ACK) . . . . . . . . . . . . . 15-22
15.2.2 PCI Configuration Space Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-22
15.2.2.1 Vendor ID Configuration Register (VIDCR). . . . . . . . . . . . . . . . . . . . . . . 15-22
15.2.2.2 Device ID Configuration Register (DIDCR) . . . . . . . . . . . . . . . . . . . . . . . 15-23
15.2.2.3 PCI Command Configuration Register (PCICCR). . . . . . . . . . . . . . . . . . . 15-23
15.2.2.4 PCI Status Configuration Register (PCISCR) . . . . . . . . . . . . . . . . . . . . . . 15-24
15.2.2.5 Revision ID Configuration Register (RIDCR). . . . . . . . . . . . . . . . . . . . . . 15-25
15.2.2.6 Standard Programming Interface Configuration Register (SPICR). . . . . . 15-26
15.2.2.7 Subclass Code Configuration Register (SCCR). . . . . . . . . . . . . . . . . . . . . 15-26
15.2.2.8 Base Class Code Configuration Register (BCCCR) . . . . . . . . . . . . . . . . . 15-26
15.2.2.9 Cache Line Size Configuration Register (CLSCR) . . . . . . . . . . . . . . . . . . 15-27
15.2.2.10 Latency Timer Configuration Register (LTCR). . . . . . . . . . . . . . . . . . . . . 15-27
15.2.2.11 Header Type Configuration Register (HTCR) . . . . . . . . . . . . . . . . . . . . . . 15-28
15.2.2.12 BIST Control Configuration Register (BISTCCR) . . . . . . . . . . . . . . . . . . 15-28
15.2.2.13 PIMMR Base Address Configuration Register (PIMMRBACR) . . . . . . . 15-28
15.2.2.14 GPL Base Address Register 0 (GPLBAR0). . . . . . . . . . . . . . . . . . . . . . . . 15-29
15.2.2.15 GPL Base Address Registers 1–2 (GPLBAR[1–2]). . . . . . . . . . . . . . . . . . 15-29
15.2.2.16 GPL Extended Base Address Registers 1–2 (GPLEXTBAR[1–2]). . . . . . 15-30
15.2.2.17 Sub-System Vendor ID Configuration Register (SVIDCR) . . . . . . . . . . . 15-31
15.2.3 Sub-System Device ID Configuration Register (SDIDCR) . . . . . . . . . . . . . 15-31
15.2.3.1 Capabilities Pointer Configuration Register (CAPPTRCR). . . . . . . . . . . . 15-32
15.2.3.2 Interrupt Line Configuration Register (INTLINCR) . . . . . . . . . . . . . . . . . 15-32
15.2.3.3 Interrupt Pin Configuration Register (INTPINCR) . . . . . . . . . . . . . . . . . . 15-32
15.2.3.4 MIN GNT Configuration Register (MINGNTCR) . . . . . . . . . . . . . . . . . . 15-33
15.2.3.5 MAX LAT Configuration Register (MAXLATCR) . . . . . . . . . . . . . . . . . 15-33
MSC8144E Reference Manual, Rev. 3
xviii Freescale Semiconductor
Contents
15.2.3.6 PCI Function Configuration Register (PCIFCR) . . . . . . . . . . . . . . . . . . . . 15-33
15.2.4 PCI Memory-Mapped Control and Status Registers. . . . . . . . . . . . . . . . . . . 15-34
15.2.4.1 PCI Error Status Register (PCI_ESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-34
15.2.4.2 PCI Error Capture Disable Register (PCI_ECDR). . . . . . . . . . . . . . . . . . . 15-35
15.2.4.3 PCI Error Enable Register (PCI_EER). . . . . . . . . . . . . . . . . . . . . . . . . . . . 15-36
15.2.4.4 PCI Error Attributes Capture Register (PCI_EARCR) . . . . . . . . . . . . . . . 15-37
15.2.4.5 PCI Error Address Capture Register (PCI_EACR) . . . . . . . . . . . . . . . . . . 15-39
15.2.4.6 PCI Error Extended Address Capture Register (PCI_EEACR) . . . . . . . . . 15-39
15.2.4.7 PCI Error Data Low Capture Register (PCI_EDLCR). . . . . . . . . . . . . . . . 15-40
15.2.4.8 PCI Inbound Translation Address Registers 0–2 (PITAR[0–2]) . . . . . . . . 15-40
15.2.4.9 PCI Inbound Base Address Registers 0–2 (PIBAR[0–2]) . . . . . . . . . . . . . 15-41
15.2.4.10 PCI Inbound Extended Base Address Registers (PIEBAR[1–2]) . . . . . . . 15-41
15.2.4.11 PCI Inbound Window Attribute Registers 0–2 (PIWAR[0–2]) . . . . . . . . . 15-42
15.2.4.12 PCI Outbound Translation Address Registers 0–5 (PORAR[0–5]). . . . . . 15-43
15.2.4.13 PCI Outbound Base Address Registers 0–5 (POBAR[0–5]) . . . . . . . . . . . 15-44
15.2.4.14 PCI Outbound Comparison Mask Registers 0–5 (POCMR[0–5]) . . . . . . . 15-44
15.2.4.15 Discard Timer Control Register (DTCR). . . . . . . . . . . . . . . . . . . . . . . . . . 15-46
16 Serial RapidIO
®
Controller
16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-2
16.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-2
16.1.2 Operating Modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-4
16.1.3 1x/4x LP-Serial Signals. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-5
16.2 RapidIO Interface Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-5
16.2.1 RapidIO Transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-6
16.2.2 RapidIO Packet Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-6
16.2.3 RapidIO Control Symbol Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-8
16.2.4 Accessing Configuration Registers via RapidIO Packets . . . . . . . . . . . . . . . 16-10
16.2.4.1 Inbound Maintenance Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-10
16.2.4.2 RapidIO Non-Maintenance Accesses Using LCSBA1CSR. . . . . . . . . . . . 16-10
16.2.4.3 RapidIO Maintenance Accesses. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-11
16.2.4.3.1 Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-11
16.2.4.3.2 Outbound Maintenance Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-12
16.2.5 RapidIO ATMU Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-12
16.2.5.1 RapidIO Outbound ATMU. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-13
16.2.5.2 Outbound Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-14
16.2.5.3 Window Size and Segmented Windows. . . . . . . . . . . . . . . . . . . . . . . . . . . 16-15
16.2.5.3.1 Valid Hits to Multiple ATMU Windows . . . . . . . . . . . . . . . . . . . . . . . 16-17
16.2.5.3.2 Window Boundary Crossing Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-18
16.2.5.4 RapidIO Inbound ATMU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-20
16.2.5.4.1 Hits to Multiple ATMU Windows . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-21
MSC8144E Reference Manual, Rev. 3
Freescale Semiconductor xix
Contents
16.2.5.4.2 Window Boundary Crossing Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-22
16.2.6 Generating Link-Request/Reset-Device . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-23
16.2.7 Outbound Drain Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-23
16.2.8 Input Port Disable Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-24
16.2.9 Software Assisted Error Recovery Register Support . . . . . . . . . . . . . . . . . . 16-25
16.2.10 Errors and Error Handling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-25
16.2.10.1 RapidIO Error Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-26
16.2.10.2 Physical Layer RapidIO Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-26
16.2.10.3 Logical Layer RapidIO Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-30
16.3 RapidIO Message Unit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-51
16.3.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-51
16.3.2 Outbound Message Controller Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-52
16.3.2.1 Direct Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-52
16.3.2.2 Software Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-55
16.3.2.3 Disabling and Enabling the Message Controller . . . . . . . . . . . . . . . . . . . . 16-56
16.3.2.4 Hardware Error Handling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-56
16.3.2.5 Chaining Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-60
16.3.2.5.1 Changing Descriptor Queues in Chaining Mode . . . . . . . . . . . . . . . . . 16-63
16.3.2.5.2 Preventing Queue Overflow in Chaining Mode . . . . . . . . . . . . . . . . . . 16-63
16.3.2.5.3 Switching Between Direct and Chaining Modes . . . . . . . . . . . . . . . . . 16-63
16.3.2.5.4 Chaining Mode Descriptor Format. . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-63
16.3.2.5.5 Chaining Mode Controller Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . 16-64
16.3.2.6 Software Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-66
16.3.2.7 Hardware Error Handling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-67
16.3.2.8 Outbound Message Controller Arbitration. . . . . . . . . . . . . . . . . . . . . . . . . 16-68
16.3.3 Inbound Message Controller Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-68
16.3.3.1 Inbound Message Controller Initialization. . . . . . . . . . . . . . . . . . . . . . . . . 16-69
16.3.3.2 Inbound Controller Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-70
16.3.3.3 Message Steering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-71
16.3.3.4 Retry Response Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-71
16.3.3.5 Inbound Message Controller Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-71
16.3.3.6 Software Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-72
16.3.3.7 Hardware Error Handling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-73
16.3.3.8 Programming Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-78
16.3.3.9 Disabling and Enabling the Inbound Message Controller . . . . . . . . . . . . . 16-78
16.3.4 RapidIO Message Passing Logical Specification Register Bits . . . . . . . . . . 16-79
16.4 RapidIO Doorbell. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-79
16.4.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-79
16.4.2 Doorbell Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-80
16.4.3 Outbound Doorbell Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-81
16.4.3.1 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-82
MSC8144E Reference Manual, Rev. 3
xx Freescale Semiconductor
Contents
16.4.3.2 Software Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-82
16.4.3.3 Hardware Error Handling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-83
16.4.3.4 Programming Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-86
16.4.4 Inbound Doorbell Controller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-86
16.4.4.1 Doorbell Queue Entry Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-88
16.4.4.2 Retry Response Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-89
16.4.4.3 Doorbell Controller Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-89
16.4.4.4 Transaction Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-89
16.4.4.5 Software Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-90
16.4.4.6 Hardware Error Handling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-90
16.4.4.7 Programming Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-93
16.4.4.8 Disabling and Enabling the Doorbell Controller . . . . . . . . . . . . . . . . . . . . 16-93
16.4.4.9 RapidIO Message Passing Logical Specification Registers. . . . . . . . . . . . 16-94
16.5 Port-Write Controller. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-94
16.5.1 Port-Write Controller Initialization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-95
16.5.2 Port-Write Controller Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-95
16.5.3 Port-Write Controller Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-96
16.5.4 Discarding Port-Writes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-96
16.5.5 Transaction Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-96
16.5.6 Software Error Handling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-96
16.5.7 Hardware Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-97
16.5.8 Disabling and Enabling the Port-Write Controller . . . . . . . . . . . . . . . . . . . 16-100
16.5.9 RapidIO Message Passing Logical Specification Registers . . . . . . . . . . . . 16-100
16.6 RapidIO Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-101
16.6.1 Device Identity Capability Register (DIDCAR). . . . . . . . . . . . . . . . . . . . . 16-104
16.6.2 Device Information Capability Register (DICAR) . . . . . . . . . . . . . . . . . . . 16-105
16.6.3 Assembly Identity Capability Register (AIDCAR) . . . . . . . . . . . . . . . . . . 16-105
16.6.4 Assembly Information Capability Register (AICAR). . . . . . . . . . . . . . . . . 16-106
16.6.5 Processing Element Features Capability Register (PEFCAR) . . . . . . . . . . 16-106
16.6.6 Source Operations Capability Register (SOCAR) . . . . . . . . . . . . . . . . . . . 16-108
16.6.7 Destination Operations Capability Register (DOCAR) . . . . . . . . . . . . . . . 16-109
16.6.8 Mailbox Command and Status Register (MCSR). . . . . . . . . . . . . . . . . . . . 16-111
16.6.9 Port Write and Doorbell Command and Status Register (PWDCSR) . . . . 16-112
16.6.10 Processing Element Logical Layer Control Command and Status Register
(PELLCCSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-114
16.6.11 Local Configuration Space Base Address 1 Command and Status Register
(LCSBA1CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-115
16.6.12 Base Device ID Command and Status Register (BDIDCSR). . . . . . . . . . . 16-116
16.6.13 Host Base Device ID Lock Command and Status Register
(HBDIDLCSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16-117
16.6.14 Component Tag Command and Status Register (CTCSR). . . . . . . . . . . . . 16-118
/