Xilinx Virtex-5 RocketIO GTP User manual

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Virtex-5 RocketIO GTP

Transceiver User Guide

UG196 (v1.3) May 25, 2007

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Revision History

The following table shows the revision history for this document.

Date Version Revision

09/06/06 1.0 Initial release to CD.

10/13/06 1.1 Initial release to www.xilinx.com

02/02/07 1.2 Added SXT packages to “Package Placement Information” in Chapter 4. Inserted RX

buffer overflow/underflow footnotes to Table 7-28 and Table 7-30. Added “SelectIO-to-

GTP Crosstalk Guidelines” in Chapter 10. Added “SelectIO to Serial Transceiver

Crosstalk Guidelines” in Chapter 11. Added Appendix E, “Low Latency Design.”

Removed Virtex-II Pro X FPGA references.

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05/25/07 1.3 Chapter 1: Revised line rates in the “Overview,” page 19. Added to RXBYTEISALIGNED

description and removed CRC ports in Table 1-3, page 24. Corrected

PCOMMA_DETECT entry and removed CRC_INIT[31:0] attribute in Table 1-4. CRC

ports are not part of the GTP_DUAL primitive. See Chapter 8.

Chapter 3: Added “Providing Clocks In Simulation,” page 44. Added multirate clocking

design caveats and link to Appendix F.

Chapter 4: Added a note 2 to Table 4-1, page 49.

Chapter 5: Added to note 5 in Figure 5-1, page 60. Added PCS_COM_CFG and notes to

Figure 5-2, page 63. Revised Equation 5-1. Changed PLL clock frequency for FC1, FC2,

SFI-5, TFI-5, and the HD-SDI standard in Table 5-3, page 63. Revised the notes for

Figure 5-5, page 71. Added PRBSCNTRESET and PLLPOWERDOWN, and revised

GTPRESET description in Table 5-6, page 73. Revised “GTP Component-Level Resets”

and “Link Idle Reset Support,” page 75. Added note to RXPOWERDOWN in Table 5-9,

page 81. Added note to Table 5-11, page 83.

Chapter 6: Added a BUFG to Figure 6-5. Revised PMA_COM_CFG,

OVERSAMPLE_MODE, and added three attributes to Table 6-8, page 105. Revised the

“Using the TX Phase-Alignment Circuit to Bypass the TX Buffer,” page 106. Revised

Figure 6-12, page 107. Added INTDATAWIDTH to Table 6-12, page 109. Revised

OVERSAMPLE_MODE in Table 6-14, page 111. Revised TX_DIFF_BOOST in Table 6-16,

page 113. Added default value to Table 6-18, page 114.

Chapter 7: Revised Figure 7-2, page 126. Updated Table 7-3. Added OOB nominal values

to Table 7-6. Added “Tuning the CDR,” page 139. Revised Table 7-12, page 141. Added

note 1 to Table 7-29, page 163. Revised CLK_COR_MAX_LAT

Chapter 8: Added clarification to the CRC block description.

Chapter 9: Made changes to “Near-End PCS Loopback,” “Near-End PMA Loopback,”

“Far-End PMA Loopback,” and “Far-End PCS Loopback,” including adding “Marginal

Conditions and Limitations.” Added Table 9-2.

Chapter 10: Clarified

“REFCLK Guidelines,” page 207. Added Figure 10-9. Added

TERMINATION_IMP to Table 10-2. Added note on analog supplies to Table 10-3,

Table 10-4, and Table 10-5. Added SelectIO Adjacent to MGTCLK tables at the end of the

chapter. Edited “AC Coupling,” page 210. Added an additional guideline to “Filter

Network Design Guidelines.”

Appendix D: Added PCS_COM_CFG to Table D-2, Table D-7, and Table D-8. Revised bit

4 and 6 in Table D-3.

Appendix E: Added note 2 to Table E-2, page 311.

Added Appendix F.

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Preface: About This Guide

Guide Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

Additional Documentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

Additional Support Resources. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

Typographical Conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

Online Document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

Section 1: FPGA Level Design

Chapter 1: Introduction to the RocketIO GTP Transceiver

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

Ports and Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

Chapter 2: RocketIO GTP Transceiver Wizard

Chapter 3: Simulation

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

Ports and Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

Limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

SmartModel Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

SIM_GTPRESET_SPEEDUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

SIM_PLL_PERDIV2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

SIM_RECEIVER_DETECT_PASS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

Power-Up and Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

Link Idle Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

Toggling GSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

Providing Clocks In Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

Simulating in Verilog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

Defining GSR/GTS in a Test Bench . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

Simulating in VHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

Simulation Environment Setup Example (ModelSim SE 6.1d on Linux) . . . . . . . . . . . . 46

SIM_PLL_PERDIV2 Calculation Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

Chapter 4: Implementation

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

Ports and Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

Example of a UCF for GTP_DUAL Placement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

Package Placement Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Table of Contents

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Chapter 5: Tile Features

Tile Features Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

Shared PMA PLL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

Configuring the Shared PLL for XAUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

Configuring the Shared PLL for OC-48. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

Configuring the Shared PLL for Gigabit Ethernet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

Configuring Shared PLL for PCI Express . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

Clocking from an External Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

Clocking from a Neighbor GTP_DUAL Tile . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

Clocking using GREFCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

GTP Reset in Response to Completion of Configuration . . . . . . . . . . . . . . . . . . . . . . . . 74

GTP Reset When the GTPRESET Port is Asserted . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

GTP Component-Level Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

Link Idle Reset Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

Resetting the GTP_DUAL Tile . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

Power Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

Generic GTP Power Control Capabilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

Power Control Features for PCI Express. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

Powerdown Transition Times. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

Dynamic Reconfiguration Port (DRP). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

Chapter 6: GTP Transmitter (TX)

Transmitter Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

FPGA TX Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

Configuring the Width of the Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

Connecting TXUSRCLK and TXUSRCLK2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

TXOUTCLK Driving a GTP TX in 1-Byte Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

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TXOUTCLK Driving GTP TX in 2-Byte Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

TXOUTCLK Driving Multiple Transceivers for a 2-Byte Datapath . . . . . . . . . . . . . . . . 95

REFCLKOUT Driving Multiple Transceivers with a 2-Byte Interface. . . . . . . . . . . . . . . 96

Configurable 8B/10B Encoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

Enabling 8B/10B Encoding. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

8B/10B Bit and Byte Ordering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

K Characters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

Running Disparity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

8B/10B Bypass . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

TX Buffering, Phase Alignment, and Buffer Bypass . . . . . . . . . . . . . . . . . . . . . . . . . 102

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

Using the TX Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

Using the TX Phase-Alignment Circuit to Bypass the TX Buffer . . . . . . . . . . . . . . . . . 106

Using the TX Phase Alignment Circuit to Minimize TX Skew . . . . . . . . . . . . . . . . . . . 107

TX Polarity Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

TX PRBS Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

Parallel In to Serial Out (PISO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

Configurable TX Driver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

Differential Voltage Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

Pre-Emphasis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

Configurable Termination Impedance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

TXINHIBIT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

PCI Express Receive Detect Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

TX OOB/Beacon Signaling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

PCI Express Beacon Signaling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

SATA OOB Signaling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

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Chapter 7: GTP Receiver (RX)

Receiver Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

RX Termination and Equalization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

Optional Built-In AC Coupling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

Configurable Termination Impedance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

Configurable Termination Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

Optional Configurable RX Linear Equalization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

RX OOB/Beacon Signaling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

Detecting PCI Express Electrical Idle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

SATA OOB Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

RX Clock Data Recovery (CDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

CDR Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

Tuning the CDR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

Horizontal Sample Point Shift . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

Serial In to Parallel Out (SIPO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

Oversampling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

Configuring the 5x Line Rate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

Configuring the PCS Internal Datapath and Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

Activating and Operating the Oversampling Block . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

RX Polarity Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

PRBS Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

Configurable Comma Alignment and Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

Enabling Comma Alignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

Configuring Comma Patterns. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

Activating Comma Alignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

Alignment Status Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

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Alignment Boundaries . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

Manual Alignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

Configurable Loss-of-Sync State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

Configurable 8B/10B Decoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

Enabling the 8B/10B Decoder. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

8B/10B Decoder Bit and Byte Order . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158

K Characters and 8B/10B Commas. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

RX Running Disparity. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

Disparity Errors and Not-in-Table Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

Configurable RX Elastic Buffer and Phase Alignment. . . . . . . . . . . . . . . . . . . . . . . 161

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

Using the RX Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

Using RX Phase Alignment. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

Bypassing the RX Buffer while Using Built-In Oversampling . . . . . . . . . . . . . . . . . . . 167

Configurable Clock Correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

Enabling Clock Correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

Setting RX Buffer Limits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

Setting Clock Correction Sequences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

Clock Correction Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

Monitoring Clock Correction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

Configurable Channel Bonding (Lane Deskew). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178

Enabling Channel Bonding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178

Channel Bonding Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178

Connecting Channel Bonding Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178

Setting the Channel Bonding Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180

Setting the Maximum Skew . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181

Precedence between Channel Bonding and Clock Correction . . . . . . . . . . . . . . . . . . . 181

FPGA RX Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183

Configuring the Width of the Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183

Connecting RXUSRCLK and RXUSRCLK2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

Chapter 8: Cyclic Redundancy Check (CRC)

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187

Ports and Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188

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Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

Using CRC for Error Checking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

The CRC Primitive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

Using the CRC Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

Integrating the CRC Blocks for TX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

Integrating the CRC Blocks for RX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

Implementation of the CRC Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194

References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194

Chapter 9: Loopback

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195

Ports and Attributes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

Near-End PCS Loopback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

Near-End PMA Loopback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197

Marginal Conditions and Limitations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197

Far-End PMA Loopback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198

Marginal Conditions and Limitations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198

Far-End PCS Loopback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

Chapter 10: GTP-to-Board Interface

Analog Design Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201

Ports and Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202

REFCLK Guidelines. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207

GTP Reference Clock Checklist. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

Oscillator Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

Sourcing More Than One Differential Clock Input Pair from One Oscillator . . . . . . . . 209

Switching between Two Different Reference Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . 210

AC Coupling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

Unused Reference Clock Inputs of GTP_DUAL Tiles for Clock Forwarding . . . . . . . . 210

Examples of Vendors and Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

Providing Power . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

Linear Regulator Selection Criteria . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

Regulator Design Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

Ferrite Selection Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

Capacitor Selection Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

Filter Network Design Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

Special Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

SelectIO-to-GTP Crosstalk Guidelines. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216

Section 2: Board Level Design

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Chapter 11: Design Constraints Overview

Powering Transceivers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224

Power Distribution Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224

Regulator Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

Filtering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

Reference Clock. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

Clock Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

Clock Traces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

Coupling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226

DC Coupling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226

AC Coupling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226

External Capacitor Value Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226

SelectIO to Serial Transceiver Crosstalk Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

Chapter 12: PCB Materials and Traces

How Fast is Fast? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231

Dielectric Losses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231

Relative Permittivity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231

Loss Tangent . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

Skin Effect and Resistive Losses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

Choosing the Substrate Material . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

Traces. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233

Trace Geometry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233

Trace Characteristic Impedance Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233

Trace Routing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Plane Splits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Return Currents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

Simulating Lossy Transmission Lines. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

Cable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

Connectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

Optimal Cable Length . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

Skew Between Conductors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

Chapter 13: Design of Transitions

Excess Capacitance and Inductance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

Time Domain Reflectometry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

BGA Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

SMT Pads. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

Differential Vias . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243

P/N Crossover Vias. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

SMA Connectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

Backplane Connectors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

Microstrip/Stripline Bends . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

Chapter 14: Guidelines and Examples

Summary of Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251

BGA Escape Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252

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HM-Zd Design Example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252

Section 3: Appendices

Appendix A: MGT to GTP Transceiver Design Migration

Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257

Primary Differences. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257

MGTs per Device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257

Clocking. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258

Serial Rate Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

Encoding Support and Clock Multipliers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

Flexibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261

Board Guidelines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261

Power Supply Filtering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261

Other Minor Differences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263

Termination. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263

CRC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263

Loopback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263

Serialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

Defining Clock Correction and Channel Bonding Sequences . . . . . . . . . . . . . . . . . . . 264

RXSTATUS Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

Pre-emphasis, Differential Swing, and Equalization . . . . . . . . . . . . . . . . . . . . . . . . 264

Appendix B: OOB/Beacon Signaling

OOB Signaling in SATA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267

Beacon Signaling in PCI Express . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268

Appendix C: 8B/10B Valid Characters

Appendix D: DRP Address Map of the GTP_DUAL Tile

DRP Address by Attribute. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

DRP Address by Bit Location. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296

Appendix E: Low Latency Design

GTP Transmitter Latency. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

GTP Receiver Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310

Appendix F: Advanced Clocking

Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315

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UG196 (v1.3) May 25, 2007

R

Preface

About This Guide

This document shows how to use the RocketIO™ GTP transceivers in Virtex™-5 FPGAs.

Complete and up-to-date documentation of the Virtex-5 family of FPGAs is available on

the Xilinx website at http://www.xilinx.com/virtex5

.

Guide Contents

This manual contains the following chapters and appendices:

• “Section 1: FPGA Level Design”

♦ Chapter 1, “Introduction to the RocketIO GTP Transceiver”

♦ Chapter 2, “RocketIO GTP Transceiver Wizard”

♦ Chapter 3, “Simulation”

♦ Chapter 4, “Implementation”

♦ Chapter 5, “Tile Features”

♦ Chapter 6, “GTP Transmitter (TX)”

♦ Chapter 7, “GTP Receiver (RX)”

♦ Chapter 8, “Cyclic Redundancy Check (CRC)”

♦ Chapter 9, “Loopback”

♦ Chapter 10, “GTP-to-Board Interface”

• “Section 2: Board Level Design”

♦ Chapter 11, “Design Constraints Overview”

♦ Chapter 12, “PCB Materials and Traces”

♦ Chapter 13, “Design of Transitions”

♦ Chapter 14, “Guidelines and Examples”

• “Section 3: Appendices”

♦ Appendix A, “MGT to GTP Transceiver Design Migration”

♦ Appendix B, “OOB/Beacon Signaling”

♦ Appendix C, “8B/10B Valid Characters”

♦ Appendix D, “DRP Address Map of the GTP_DUAL Tile”

♦ Appendix E, “Low Latency Design”

14 www.xilinx.com Virtex-5 RocketIO GTP Transceiver User Guide

UG196 (v1.3) May 25, 2007

Preface: About This Guide

R

Additional Documentation

The following documents are also available for download at

http://www.xilinx.com/virtex5

.

• Virtex-5 Family Overview

The features and product selection of the Virtex-5 family are outlined in this overview.

• Virtex-5 Data Sheet: DC and Switching Characteristics

This data sheet contains the DC and Switching Characteristic specifications for the

Virtex-5 family.

• Virtex-5 User Guide

This user guide includes chapters on:

♦ Clocking Resources

♦ Clock Management Technology (CMT)

♦ Phase-Locked Loops (PLLs)

♦ Block RAM and FIFO memory

♦ Configurable Logic Blocks (CLBs)

♦ SelectIO™ Resources

♦ I/O Logic Resources

♦ Advanced I/O Logic Resources

• Virtex-5 Tri-Mode Ethernet Media Access Controller User Guide

This user guide describes the dedicated Tri-Mode Ethernet Media Access Controller

available in the Virtex-5 LXT and SXT platform devices.

• Virtex-5 Integrated Endpoint Block User Guide for PCI Express Designs

This user guide describes the integrated Endpoint blocks in the Virtex-5 LXT and SXT

platform devices for PCI Express

®

designs.

• XtremeDSP Design Considerations

This guide describes the XtremeDSP™ slice and includes reference designs for using

the DSP48E.

• Virtex-5 Configuration Guide

This all-encompassing configuration guide includes chapters on configuration

interfaces (serial and SelectMAP), bitstream encryption, Boundary-Scan and JTAG

configuration, reconfiguration techniques, and readback through the SelectMAP and

JTAG interfaces.

• Virtex-5 System Monitor User Guide

The System Monitor functionality available in all the Virtex-5 devices is outlined in

this guide.

• Virtex-5 Packaging Specifications

This specification includes the tables for device/package combinations and maximum

I/Os, pin definitions, pinout tables, pinout diagrams, mechanical drawings, and

thermal specifications.

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UG196 (v1.3) May 25, 2007

Additional Support Resources

R

The following documents provide supplemental material useful to this user guide:

1. Synthesis and Simulation Design Guide

http://www.xilinx.com/support/sw_manuals/xilinx

9/download/

2. Granberg, Tom. Handbook of Digital Techniques for High-Speed Design. Prentice-Hall. ISBN 0-

13-142291-X.

3. Grover, Frederick W., Ph.D. 1946. Inductance Calculations: Working Formulas and Tables. New

York: D. Van Nostrand Company, Inc.

4. Johnson, Howard. Signal Integrity Techniques and Loss Budgeting for RocketIO Transceivers

http://www.xilinx.com/products/design_resources/signal_integrity/resource/hojo_dvd.htm

5. Johnson, Howard, Martin Graham. High-Speed Signal Propagation: Advanced Black Magic.

Prentice-Hall. ISBN 0-13-084408-X.

6. Montrose, Mark I. 1999. EMC and the Printed Circuit Board. The Institute of Electrical and

Electronics Engineers, Inc. ISBN 0-7803-4703-X.

7. Smith, Larry D. November 1984. Decoupling Capacitor Calculations for CMOS Circuits.

Proceedings EPEP Conference.

8. Williams, Ross N. The Painless Guide to CRC Error Detection Algorithms.

http://www.ross.net/crc/

(CRC pitstop).

9. DS083

, Virtex-II Pro and Virtex-II Pro X Platform FPGAs Complete Data Sheet

10. UG024

, RocketIO Transceiver User Guide

11. UG076, Virtex-4 RocketIO Multi-Gigabit Transceiver User Guide

12. XAPP209, IEEE 802.3 Cyclic Redundancy Check

13. XAPP562

, Configurable LocalLink CRC Reference Design

Additional Support Resources

To search the database of silicon and software questions and answers, or to create a

technical support case in WebCase, see the Xilinx website at:

http://www.xilinx.com/support

.

Typographical Conventions

This document uses the following typographical conventions. An example illustrates each

convention.

Convention Meaning or Use Example

Italic font

References to other documents

See the Virtex-5 Configuration

Guide for more information.

Emphasis in text

The address (F) is asserted after

clock event 2.

Underlined Text

Indicates a link to a web page. http://www.xilinx.com/virtex5

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UG196 (v1.3) May 25, 2007

Preface: About This Guide

R

Online Document

The following conventions are used in this document:

Convention Meaning or Use Example

Blue text

Cross-reference link to a location

in the current document

See the section “Additional

Documentation” for details.

Refer to “Clock Management

Technology (CMT)” in

Chapter 2 for details.

Red text

Cross-reference link to a location

in another document

See Figure 5 in the Virtex-5 Data

Sheet

Blue, underlined text

Hyperlink to a website (URL)

Go to http://www.xilinx.com

for the latest documentation.

Virtex-5 RocketIO GTP Transceiver User Guide www.xilinx.com 17

UG196 (v1.3) May 25, 2007

R

Section 1: FPGA Level Design

This section provides the information needed to incorporate RocketIO™ GTP transceivers

into an FPGA design, including:

• The features and characteristics of the GTP transceivers

• How to use the RocketIO GTP Wizard to configure the transceivers

• Mapping of transceiver instances to device resources

• Simulation of GTP transceiver designs

• Board-level clocking and power requirements

This section includes the following chapters:

“Introduction to the RocketIO GTP Transceiver”

“RocketIO GTP Transceiver Wizard”

“Simulation”

“Implementation”

“Tile Features”

“GTP Transmitter (TX)”

“GTP Receiver (RX)”

“Cyclic Redundancy Check (CRC)”

“Loopback”

“GTP-to-Board Interface”

18 www.xilinx.com Virtex-5 RocketIO GTP Transceiver User Guide

UG196 (v1.3) May 25, 2007

Section 1: FPGA Level Design

R

Virtex-5 RocketIO GTP Transceiver User Guide www.xilinx.com 19

UG196 (v1.3) May 25, 2007

R

Chapter 1

Introduction to the RocketIO GTP

Transceiver

Overview

The RocketIO GTP transceiver is a power-efficient transceiver for Virtex™-5 FPGAs. The

GTP transceiver is highly configurable and tightly integrated with the programmable logic

resources of the FPGA. It provides the following features to support a wide variety of

applications:

• Current Mode Logic (CML) serial drivers/buffers with configurable termination,

voltage swing, and coupling

• Programmable TX pre-emphasis and RX equalization for optimized signal integrity

• Line rates from 100 Mb/s to 3.2 Gb/s, with optional 5x digital oversampling required

for rates between 100 Mb/s and 500 Mb/s

• Optional built-in PCS features, such as 8B/10B encoding, comma alignment, channel

bonding, and clock correction

• Fixed latency modes for minimized, deterministic datapath latency

• Out of band signaling, including COM signal support for PCI Express and SATA

Table 1-1 lists some of the standard protocols designers can implement using the GTP

transceiver. The Xilinx CORE Generator™ tool includes a Wizard to automatically

configure GTP transceivers to support one of these protocols or perform custom

configuration (see Chapter 2, “RocketIO GTP Transceiver Wizard”).

Table 1-1: List of Standards Supported by the GTP_DUAL Tile

Protocols Supported

Protocol Data Rates

Supported

Miscellaneous Features

PCI Express Rev 1.0a

PCI Express Rev 1.1

2.5 Gb/s • TX receive detect

• Loss of Signal (LOS)/Idle state detect

• Low power states

• Out Of Band Beacon

• Ground Referenced termination

XAUI 802.3ae D5p0 3.125 Gb/s • LOS

OC-12/48 622.08/2488.32 Mb/s • Allow bypassing FIFOs for synchronous

operation (not jitter transfer compliant)

FC-1 Rev 4.0 1.0625 Gb/s • Rate negotiation (allows operating the TX and RX

at different speeds)

FC-2 Rev 4.0 2.125 Gb/s

20 www.xilinx.com Virtex-5 RocketIO GTP Transceiver User Guide

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Chapter 1: Introduction to the RocketIO GTP Transceiver

R

GTP transceivers are placed as dual transceiver GTP_DUAL tiles in Virtex-5 LXT and SXT

Platform devices. This configuration allows two transceivers to share a single PLL with the

TX and RX functions of both, reducing size and power consumption.

Figure 1-1 shows GTP_DUAL placement in an example Virtex-5 device (XCV5LX110T).

Additional information on the functional blocks in Figure 1-1 is available in the following

locations:

• Chapter 8, “Cyclic Redundancy Check (CRC),” provides more details on the CRC

blocks in Figure 1-1.

• The Virtex-5 Configuration Guide provides more on the Config and Clock, CMT, and

I/O blocks.

• The Virtex-5 Ethernet MAC User Guide provides detailed information on the Ethernet

MAC.

• The Virtex-5 Integrated Endpoint Block User Guide for PCI Express Designs provides

detailed information on PCI Express compliance.

10GFC 3.1875 Gb/s

SDI

HD-SDI

DVB-ASI

143/176/270/360 Mb/s

1.485/1.4835 Gb/s

270 Mb/s

10G Base-CX4 802.3ak/D4.0 3.125 Gb/s

Gigabit Ethernet (1000BASE-CX

802.3z/D5.0)

1.25 Gb/s

SATA Gen 1/II (Rev 1.0a)

SATA Gen. 2 (Rev 1.0a)

1.5 Gb/s

3.0 Gb/s

• Rate negotiation for Gen 2 (entire link operates at

Gen 1/Gen 2 speeds)

• LOS

• OOB Beacon

SAS Rev 5 1.5/3.0 Gb/s

Serial RapidIO 1.25/2.5/3.125 Gb/s

CPRI (Ver 2.0) 614.4/1228.8/2457.6 Mb/s

Infiniband (Volume 2 Release 1.1) 2.5 Gb/s

SFI-5 2.488 – 3.125 Gb/s • Synchronous clocking (bypass FIFOs)

OBSAI RP3 (Spec Issue 1.0)

(1)

768/1536/3072 Mb/s

Aurora 100 Mb/s – 3.2 Gb/s

Table 1-1: List of Standards Supported by the GTP_DUAL Tile (Continued)

Protocols Supported

Protocol Data Rates

Supported

Miscellaneous Features

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Xilinx Virtex-5 RocketIO GTP User manual

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